Ich programmiere einen Zynq7010 (Red Pitaya). Wenn ich mit seinem DSP48E1 Slice einen IP-core erzeuge, hat der D-Eingang 18 Bit. Im Zync7010 SOC Datenblatt wird gesagt, der A+D Preadder habe 25 Bit Breite. Ich bin verwirrt! Wenn ich mit VIVADO nen DSP48 Macro generieren will scheint in den Files immer eine Breite von 18 zu stehen. In der allgemeinen Doku: 7 Series DSP48E1 Slice User Guide (UG479) hat der D-Eingang 25 Bit. Woher bekomme ich eine genaue Spezifikation des DSP48E1 slices auf dem Zync7010 ?
Hab die Antwort: Wenn man den IP-Core mit DSP48 erstellt muss man selbst die Wortbreite (innerhalb der erlaubten Grenzen) spezifizieren. Damit kann man A und D jeweils 25 Bit breit machen.
Antwort schreiben
Bitte melde dich an, um einen Beitrag zu schreiben.