Hallo zusammen
Ich versuche, auf Xilinx UltraScale das EMIF/MIG Beispieldesign auf VHDL
ans laufen zu kriegen, weiss aber nicht genau wie das gehen soll.
Was ich habe:
sim_tb_top.sv
und darin eingebettet
example_top.sv (Memory-I/F und Datengenerator)
ddr4_model.sv (DDR4-Modell, nicht im Klartext verfügbar)
Alles in Verilog
Wie setze ich das nun in VHDL um. Ich klemme mich and das in
interface.sv definierte I/F, scheitere aber mit folgenden Errors:
MAX_ROW_ADDR_BITS is not declared
[D:/home_nobackup/vivadotraining/KCU105_MYMIG/ddr4_0_example/ddr4_0_exam
ple.srcs/sim_1/imports/tb/ddr4_model/StateTableCore.sv:65]
MAX_RANKS is not declared
[D:/home_nobackup/vivadotraining/KCU105_MYMIG/ddr4_0_example/ddr4_0_exam
ple.srcs/sim_1/imports/tb/ddr4_model/StateTableCore.sv:66
...
und dann irgendwann
INFO: [#UNDEF] Sorry, too many errors..
Die (vermutlichen) Generics MAX_ROW_ADDR_BITS, MAX_RANKS, ... kommen
jedoch in interface.sv nicht vor.
Hat das schon jemand gemacht, oder gibt es irgendwo Doku, wie das Modell
in VHDL sauber eingebunden werden kann/soll?
Marci!
