Vivado-Syntheseergebnis zu langsam für ARM-Zugriffe!

Hocko79 schrieb:
> Ist da etwas bekannt, dass Vivado die Chips noch nicht vollständig
> bedient?

Es könnte sein, dass die im tool bei neuen Chips hinterlegten Timing 
Werte noch etwas konservativ sind.

Ansonsten vermute ich eher ein Konfigurationsproblem bei Vivado. Das 
constraint-System ist ja nun (etwas mehr) den Synopsis Strategie 
angepast und das UCF wird in der Regel obsolet und muss neu definiert 
werden.

Jürgen S. schrieb:
> Ansonsten vermute ich eher ein Konfigurationsproblem bei Vivado. Das
> constraint-System ist ja nun (etwas mehr) den Synopsis Strategie
> angepast und das UCF wird in der Regel obsolet und muss neu definiert
> werden.

Darauf tippe ich auch. Einfach mal versuchen, die Strategies für 
Synthese und Implementierung zu ändern und dann die Ergebnisse 
beobachten. Mit den richtigen Einstellungen an dieser Stelle kann man 
einen Tradeoff zwischen Compilezeit und Resultaten erreichen, sodass das 
Kompilat auf Timing ist.

Je nachdem, was für eine Buildmaschine zur Verfügung steht, kann man 
auch mehrere Implementationsets aufsetzen und für alle gleichzeitig den 
Build anstoßen. Vorallem bei Systemen mit hoher Anzahl an mittelmäßig 
leistungsfähigen Prozessorkernen erreicht man so recht kurze 
Compilezeiten für diese Evaluation.

Bewährt hat sich für die Implementierung zum Beispiel die Post-Route 
Physical Optimization. Hierbei geht Vivado nach dem Routen (wie der Name 
bereits impliziert) her, und versucht durch Optimierungen wie Verdoppeln 
von FlipFlops in Pipelinestufen, usw. das Design auf Timing zu bekommen. 
Treibt zwar mitunter die Compilezeit gehörig in die Höhe, da dafür 
mehrere Iterationen benötigt werden, ist aber evtl. die einzige Chance 
ein funktionsfähiges Kompilat zu erhalten.