Hallo zusammen,
ich benutze Quartus Prime 15.1 Lite Edition und ModelSim ALTERA STARTER
EDITION 10.4b.
Da ich noch ein blutiger Anfänger auf dem Gebiet FPGA/ VHDL bin, wollte
ich mit was kleinem anfangen wie z.B. ein Modul, dass bei jeder
steigenden Flanke den Wert eines Signales um Eins erhöht. Die
dazugehörige .*vhd-Datei sieht wie folgt aus:
Testbench.vhd:
1 | LIBRARY ieee;
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2 | use ieee.std_logic_1164.all;
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3 | use ieee.numeric_std.all;
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4 |
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5 | entity testbench is
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6 | port( clock, res_n : in std_logic);
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7 | end testbench;
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8 |
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9 | architecture behav of testbench is
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10 |
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11 | signal counter : integer := 0;
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12 |
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13 | begin
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14 |
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15 | delta_Voltage: process(clock, res_n) is
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16 |
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17 | begin
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18 | if rising_edge(clock) then
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19 |
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20 | if (counter < 254) then counter <= counter + 1;
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21 | else counter <= 0;
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22 | end if;
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23 | end if;
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24 | end process;
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25 |
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26 | end architecture behav;
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Um auch mal mit einer Testbench zu arbeiten wollte ich das ganze
simulieren. Die dazugehörige Testbench sieht wie folgt aus:
Testbench_tb:
1 | LIBRARY ieee;
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2 | library work;
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3 | use ieee.std_logic_1164.all;
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4 | use ieee.numeric_std.all;
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5 |
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6 | entity testbench_tb is
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7 | end testbench_tb;
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8 |
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9 | architecture behav of testbench_tb is
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10 |
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11 | signal clock : std_logic;
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12 | signal res_n : std_logic;
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13 |
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14 | begin
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15 |
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16 | dut: entity work.testbench
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17 | port map ( clock => clock,
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18 | res_n => res_n);
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19 |
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20 | clkgen: process is
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21 | begin
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22 | loop
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23 | clock <= '0'; wait for 5 ns;
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24 | clock <= '1'; wait for 5 ns;
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25 | end loop;
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26 | end process clkgen;
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27 |
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28 | resgen: process is
|
29 | begin
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30 | res_n <= '0'; wait for 25 ns;
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31 | res_n <= '1'; wait;
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32 | end process resgen;
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33 |
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34 | end architecture behav;
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Die Entsprechenden Einstellungen könnt ihr den angehängten Bilder
entnehmen.
Die Analyse und Synthese verläuft fehlerfrei, doch sobald sich ModelSim
öffnet kriege ich die Fehlermeldung " #Error loading design"
Ich habe mir nun schon verschiedene Dokus von Altera durch gelesen wie
https://www.altera.com/en_US/pdfs/literature/ug/ug_gs_msa_qii.pdf oder
https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/hb/qts/qts_qii5v3.pdf,
doch ich konnte nicht heraus finden weshalb ich diese Fehlermeldung
kriege. Ich hoffe ihr könnt mir weiterhelfen.
Options_General_EDA_Tool_Options.jpg
(110 KB)
Assignments_EDA_Tool_Settings_Simulation.jpg
(160 KB)
Edit_Test_Bench_Settings.jpg
(72 KB)
