Hat schon mal jemand die PLL in Zynq/Xilinx Serie 7 mit farktionalen Teilern benutzt ? Wie gebe ich in Vivado/Verilog an, dass ich fraktionale Teilung benutzen will und den zugehörigen Wert ?
Gast
#4563799
Martin O. schrieb: > Fractional Multiply Martin O. schrieb: > fraktionale Teilung Also was jetzt? (allerdings habe ich so meine Schwierigkeiten mir vorzustellen wie man fraktional mulipliziert ....)
Frickelfritze schrieb: > (allerdings habe ich so meine Schwierigkeiten mir vorzustellen > wie man fraktional mulipliziert ....) Mach dich malmit der Funktiondweise von PLL vertraut!
Gast
#4564077
wenn du ISE nimmts nimm aus dem CoreGenerator den clocking wizard (steht wohl unter FPGA rchitectural) bei vivado aus dem IP-Editor den clock wizard. Da klickst du dir alles zusammen. http://www.xilinx.com/support/documentation/ip_documentation/clk_wiz/v4_2/pg065-clk-wiz.pdf
Gast
#4567533
Ich habe mir das Gezünke mal angesehen: Kann es sein, dass Vivado über die HLS- Blockdesign-Schiene andere Optionen im CoreGen offeriert? Bei den PLLs ist mir aufgefallen, dass man feedback-loops und anderes mehr, nicht vom CoreGen aus konfigurieren kann.
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