Multidimensionales Record als Port?

BoLlman Gast #4585250
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Hallo in die Runde,


ich bin auf der Suche nach einer eleganten Lösung an eine Entity mehrere 
Busse anzuschließen. Dabei soll, wenn möglich, die Anzahl der Busse über 
die (vector-)Breite definiert werden. Ähnlich einem 
standard_logic_vector. Den Bus selbst würde ich gerne als Record 
definieren.

Also im Grunde suche ich sowas in der Art:

1
package ... is

2
   type bus_type is record

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        Leitung1 : std_vector;

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        Leitung2 : std_logic;

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        ...

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        ...

7
    end record;

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package end;

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entity ... is

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    port (

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        clk : in std_logic;

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        bus_in : in  bus_type(5 downto 0)

14
    );

15
end entity;


Falls es andere elegante Lösungsvorschläge gibt, nehm ich diese auch. :)

Viele Grüße
BoLLe
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Charles G. (Firma: Ingenieurbuero Gardiner) #4587742
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Was siehst Du an Deiner Lösung als nicht elegant? Ich denke besser geht 
es nicht.

Früher hatten manche Synthesetools Probleme mit Record als Ports aber 
ich glaube inzwischen können es ziemlich alle. Da musste man entweder 
ein Entity für jeden Variant schreiben oder ein Entity für den maximal 
Ausbau und entsprechend die Busse als 'open' bezeichnen.

Du brauchst natürlich noch ein Array of bus_type, sonst denke ich, 
muesste es gehen.
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René D. (Firma: www.dossmatik.de) #4592113
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Ich habe so etwas in meiner Softcpu um die Peripherie anzuschließen und 
dann noch flexibel zu sein.
http://www.dossmatik.de/mais-cpu.html

Schau dir das File MAIS_soc.vhd an.


Jeder Slave hat den selben Record als Input. Aber jeder Slave bekommt 
aber in der generic BSEL einen anderen Wert. BSEL ist die Slave select 
Leitung.

Und der Output wird über einen Multiplexer zurückgeführt, der ebenfalls 
das BSEL Signal nutzt.

1
---BUS multiplexer  

2
    BBUS_out <= slave(0) when BSEL(0)='1' else  --DRAM

3
    slave(1)             when BSEL(2)='1' else  --UART

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    slave(2);   --Bus Dummy
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