VHDL-Vergleich eines vectors mit einer Konstanten

Hallo,
nachdem ich bisher nur mit Verilog programmiert habe, versuche ich mich 
nun einmal kurz an VHDL. Hmmm, scheitern tue ich schon an den 
einfachsten Sachen:
1.
  signal dreg : std_logic_vector(2 downto 0);

  if dreg = x"7" then

Hier scheitert der Vergleich mit dem Hinweis, dass der Arrayvergleich 
immer FALSE sei.

2.
if dreg = std_logic_vector(to_unsigned(7, dreg'length)) then

Das scheint zu funktionieren.

3.
if dreg = std_logic_vector(to_unsigned(x"7", dreg'length)) then

Das hier nicht. Was ist an x"7" nicht ok?

Evtl. wäre jemand so nett, mich aufzuklären. Vielen Dank.