FPGA / VHDL Timing Frage

>So wie es aussieht ignoriert der XST völlig daß ich den
>Ausgang von langsamen Prozess erst nach 14 Takten abfrage

So schlau ist der Synthesizer halt nicht, daß er das ausrechnet.

Die kombinatorische Logik mit der größten Durchlaufzeit zwischen zwei
Flip-Flops wird für die Taktberechnung herangezogen.

Du kannst allerdings Netze von der Timing-Berechnung ausschließen.
Bei Dir z.B. "output_slow_sig", indem Du Folgendes in Deine UCF-Datei
schreibst:

NET "output_slow_sig<0>" TIG;
NET "output_slow_sig<1>" TIG;
NET "output_slow_sig<2>" TIG;
NET "output_slow_sig<3>" TIG;
NET "output_slow_sig<4>" TIG;
NET "output_slow_sig<5>" TIG;
NET "output_slow_sig<6>" TIG;
NET "output_slow_sig<7>" TIG;


TIG steht für "Timing Ignore".

Hallo Xenu,

ich habe das mal ausprobiert, leider ändert sich durch die
Constraints nichts am Timing.
Ich werde 2 verschiedene Konfigurationen benutzen,
eine mit der langsamen Berechnung und eine Dummy Konfiguration
mit der ich das Timing der restlichen Schaltung sehen kann.

Andreas

>ich habe das mal ausprobiert, leider ändert sich durch die
>Constraints nichts am Timing

Komisch, bei mir schon.

Du hast Dir schon das Post-Place&Route-Timing angeschaut, oder?

Hallo Xenu,

es gibt sogar direkt ein Constraint für das was ich benötge:

Timing constraint: TS_multi_cycle_path = MAXDELAY FROM TIMEGRP
"TG_inputs" TO TIMEGRP
        "TG_outputs" TS_clock * 3;

und es funktioniert sogar !

>>Du hast Dir schon das Post-Place&Route-Timing angeschaut, oder?
Nein, ich hatte mir das Timing nur im XST Synthesis Report angesehen.

Warum werden dort die Constraints nicht berücksichtgt ?

Andreas