Feedback zu Layout: TPIC6B595 fuer LEDs

Benajmin Buxbaum schrieb:
> ... also gern her mit konstruktiver Kritik!

Deine Leiterbahnen sind viel zu dünn. Wozu? Du hast Platz genug.
Bist du sicher, dass dein Leiterplattenhersteller die überhaupt so 
produzieren kann? Hast du einen Design Rule Check mit seinen 
Fertigungsparametern über das Disign laufen lassen?

Woher bekommen deine (nicht eingezeichneten LEDs) ihre 
Versorgungsspannung?

Das sind 0.2mm, Kicad stellt die nur so dünn dar, wenn man raus zoomt. 
Viel dicker, und ich bekomme mit Abständen an den pins vom DIP.

DRC habe ich noch nicht gemacht. Habe auf der Website nur eine Datei für 
Eagle gefunden. Ist die programmunabhängig, oder hat jede Software da 
was eigenes?

Jede Ebene im LED-Würfel bekommt die Versorgungsspannung über mosfets 
zugeführt. Jeder Kanal auf dem Board ist dann eine Senke für die 
Vertikalen. So kann man multiplexen.

Ein Fehler fällt mir gerade selbst auf: Ein Stecker ist um 180 Grad 
verdreht... So kann man die gar nicht zusammen stecken. Mist. Aber 
besser jetzt gemerkt.

Benjamin Buxbaum schrieb:
> Das sind 0.2mm, Kicad stellt die nur so dünn dar, wenn man raus zoomt.

Die Darstellung wird vermutlich klarer und die wirklichen 
Größenverhältnisse werden deutlicher, wenn Du das tatsächliche Layout 
als Bild exportierst und keinen Screenshot.

> Viel dicker, und ich bekomme mit Abständen an den pins vom DIP.

Den Satz verstehe ich nicht. Das Satzprädikat ist unvollständig.

>
> DRC habe ich noch nicht gemacht. Habe auf der Website nur eine Datei für
> Eagle gefunden. Ist die programmunabhängig, oder hat jede Software da
> was eigenes?

Auf welcher Website?

Ich kenne KiCad nicht, habe aber bei einem Blick in die Dokumentation 
auch keine Möglichkeit entdecken können, die Design Rules in Dateien zu 
speichern oder aus ihnen zu laden.

Das Format wird mit einiger Wahrscheinlichkeit proprietär sein und 
universell.

Abgesehen davon hängen die Werte aber konkret auch vom LP-Hersteller ab. 
Es mag sein, das der eine oder andere KiCad-DRC-Files zum herunterladen 
bietet (falls es überhaupt eine Expor/Import-Möglichkeit gibt).


Zum Layout folgendes:

1. Beseitige die 90° Ecken. Die sind mechanisch nicht so stabil wie 
45°-Ecken.

2. Eine wichtige Sache sind die Blockkondensatoren zwischen VCC und 
Ground. Du hast die direkt zwischen die großen VCC und Ground Flächen 
gelegt. Ebenso die VCC und Ground Anschlüsse der ICs.
Das Problem dabei ist, das auf diese Weise das IC seine Impuls-Ströme 
nicht , wie es sein soll, vor allem aus diesem Kondensator holt, 
sondern der Kondensator nahezu gleichberechtigt neben der 
Stromversorgung steht. Die Verbindungen zum Kondensator sollten direkt 
zum IC gehen und dann erst nach VCC und Ground, damit das IC zuerst 
den Strom aus dem Kondensator nimmt und seine Grundversorgung aus der 
Stromversorgung.
Im Layout würde das so aussehen, dass die Verbindungen zwischen IC und 
Kondensator von der Masse und VCC Fläche abgesetzt ist. So wie es 
gezeichnet ist, fliessen die Impulsströme über die gesamten Flächen.

3. Als Vorwiderstände diese Widerstands-Arrays zu nehmen sieht erstmal 
wie eine gute Idee aus, weil es Platz spart. Tatsächlich aber werden sie 
von den höchsten Strömen in der Schaltung durchflossen und müssen 
dementsprechend viel Leistung als Wärme abführen. Da sie aber in einem 
Gehäuse ausgeführt sind, wärmen sie sich noch mehr gegenseitig, als wenn 
es sich um einzelne Bauteile handeln würde.
Ich bemerke das, weil es vor allem ungewöhnlich ist, an dieser Stelle 
diese Bauform zu wählen. Technisch gesehen, würde es OK sein, falls und 
nur falls, in dem Fall, das alle Widerstände gleichzeitig von Strom 
durchflossen werden, die Verlustleistung, mit Sicherheitsfaktor von etwa 
Zwei (darüber könnte man diskutieren) geringer als die maximal zulässige 
Verlustleistung dieser Bauform ist. Ich weiß nicht ob das in diesem Fall 
so ist, weil Du den Typ nicht angegeben hast. In der Regel werden diese 
Bauformen nicht für Widerstände eingesetzt die merklich Leistung 
umsetzen und daher fallen sie auf.
Es mag wie gesagt rechnerisch gehen (oder auch nicht), aber generell ist 
es besser diese Widerstände einzeln auszuführen damit sie die 
Verlustleistung gut abführen können.

Uups. Der Satz muss lauten:


Das Format (eines eventuellen DRC-Files) wird mit einiger 
Wahrscheinlichkeit proprietär sein und nicht
universell.

Danke fuer das Feedback! Der zu Recht bemaengelte Satz muss lauten:
Dickere Leiterbahnen, und ich bekomme zwischen den Pins der DIP-Gehaeuse 
Problem.

Als Widerstaende hatte ich diese hier rausgesucht: BCN16 100 bei 
Reichelt. Datenblatt hier:
http://cdn-reichelt.de/documents/datenblatt/B300/BCN16EO%23YAG.pdf

Laut dem haben sie bis 70 Grad Umgebungstemperatur 100% Power 
Dissipation. Ich nutze maximal ca. 65% der Nennleistung und denke das 
sollte daher funktionieren.

Board-Hersteller soll dieser hier werden:
http://dirtypcbs.com/store/pcbs/about

Werde mich der Kritik nachher mal annehmen!

Benjamin Buxbaum schrieb:
> Danke fuer das Feedback! Der zu Recht bemaengelte Satz muss lauten:
> Dickere Leiterbahnen, und ich bekomme zwischen den Pins der DIP-Gehaeuse
> Problem.

Aha. Jedenfalls poste mal einen richtigen Grafikexport und keinen 
Screenshot.

> Als Widerstaende hatte ich diese hier rausgesucht: BCN16 100 bei
> Reichelt. Datenblatt hier:
> http://cdn-reichelt.de/documents/datenblatt/B300/BCN16EO%23YAG.pdf
>
> Laut dem haben sie bis 70 Grad Umgebungstemperatur 100% Power
> Dissipation. Ich nutze maximal ca. 65% der Nennleistung und denke das
> sollte daher funktionieren.

Hm. Um ganz sicher zu gehen:

Die maximale Leistung pro Widerstand ist 0,0625W, also 62,5mW. (Das ist 
auch ein typischer Wert für 1206er Bauformen). Bei einem angenommen 
LED-Strom von 20mA dürfen dann über den Widerstand maximal 3,1V 
abfallen.

Passt das zu Deinen Berechnungen?

Benjamin Buxbaum schrieb:
> Laut dem haben sie bis 70 Grad Umgebungstemperatur 100% Power
> Dissipation. Ich nutze maximal ca. 65% der Nennleistung und denke das
> sollte daher funktionieren.

Für welches Layout ist die Nennleistung der Array angegeben?

Du könntest die Leiterbahnen, die an die Arrays gehen, deutlich breiter 
machen, damit die Wärme besser abgeleitet und über die Cu-Oberfläche an 
die Umgebung abgegeben wird.

Benjamin Buxbaum schrieb:
> Das sind 0.2mm, Kicad stellt die nur so dünn dar, wenn man raus zoomt.
> Viel dicker, und ich bekomme mit Abständen an den pins vom DIP.

Das ist doch kein Grund, die Leiterbahnen überall so dünn zu machen. Bei 
den vier parallelen Leitungen unter den ICs hättest du Platz für 50mil 
(1.27mm), nur zwischen Pin 7 und 8 kämest du damit nicht durch ...

Benjamin Buxbaum schrieb:
> Als Widerstaende hatte ich diese hier rausgesucht: BCN16 100 bei

... und selbst bei den Widerstands-Array mit 0.8mm Pitch hättest du 
ausreichend Platz für 3 mal so breite Leiterbahnen.

Warum verwendetst du eigentlich für die LED grenzwertig belastete SMD 
Vorwiderstände und als Pull-Up "monsterige" THT Exemplare.

Benajmin Buxbaum schrieb:
> In der Mitte habe ich etwas Platz verschwendet, ...

Nein, überall. Die ganze Unterseite ist frei von Bauteilen und wäre 
bestens geeignet, um z.B. die SMDs zu beherbergen, bei denen du sowieso 
auf der Unterseite geroutet hast. Den Platz für viele Dukos könntest du 
dann gleich mit einsparen ;-)

Und den TPIC6B595 gibt es Alternativ auch als TPIC6B595DW im 
SOIC-Gehäuse, so dass nicht beide Platinenseiten durch die Pins 
"zugemauert" sind ...

Falk B. schrieb:
> Normale 1206er sind bis 250mW belastbar.

Dann rechne mal nach, wieviel vier mal 62.5mW ist ;-)

@ Falk

Mal abgesehen von den sachlichen Mängeln Deiner Aussage, möchte ich 
keine Diskussionen führen, in denen Aussagen oder Personen von vorne 
herein herabgesetzt werden.

Du hast möglicherweise übersehen, dass es hier um ein Widerstands-Array 
in 1206 geht, nicht um einen Einzelwiderstand.

So, habe es nochmal ganz neu gemacht. Macht Spass und geht mittlerweile 
schon deutlich besser, als beim ersten Mal. Geaendert:

- keine scharfen Ecken mehr
- Zuleitungen zu den Widerstandsnetzwerken/Steckern sind nun 0.5mm
- insgesamt hoffentlich etwas sauberer, wenn auch natuerlich nicht 
perfekt. Aufs Platz sparen/beidseitig bestuecken achte ich naechstes mal 
mehr!

Die etwas wirre Mischung an Bauteilformen kann ich erklaeren: TPICs im 
DIP Gehaeuse habe ich hier noch rumliegen. THT-Widerstaende eigentlich 
auch, davon 16 Stueck drauf zu bekommen waere aber verdammt eng 
geworden. Deshalb dachte ich, die Netzwerke seien eine ganz gute Idee. 
Und gleich noch eine gute Uebung zum SMD-Einstieg.

Spannungsabfall ueber den Widerstaenden sollen 2V bei 20mA sein, 
Leistungsaufnahme also 40mW, genau.

Nur wie man aus KiCad .png herausbekommt habe ich leider immer nocht 
nicht rausgefunden. Deshalb nochmal als Screenshot. Sorry!

Ohweia, da fehlen ja noch zwei Verbindungen. Das probier ich gleich 
nochmal...

So, jetzt nochmal richtig.

Zugegeben: Wahrscheinlich nicht der Gipfel der Eleganz. Evtl. layoute 
ich das nochmal bei Gelegenheit nochml neu. Stehend einbauen ist ein 
guter Tipp, darauf bin ich noch gar nicht gekommen. Wenn die Bedenken 
nur aesthetisch sind, wuerde ich es aber erstmal so lassen.

Den Wiki-Artikel habe ich gelesen, werde aber nicht so ganz schlau 
daraus. Masseflaechen lieber weglassen, wenn zweilagig?

Falk B. schrieb:
> *Die Masseverbindung aller ICs muss zunächst direkt verlegt werden.
>
> *Erst wenn die Masse komplett verlegt ist, kann man die Massefläche
> auffüllen. Damit verhindert man, dass vielleicht ein IC nur über eine
> sehr dünne Verbindung angeschlossen wird, welche man in der Massefläche
> übersieht. Ebenso verhindert man, dass eine Massverbindung von einem
> schnellen IC sehr lang wird und damit die Wirksamkeit der
> Entkoppelkondensatoren leidet.

Mal zum Verstaendnis: Wirklich nur die Masse? Denn das selbe muesste 
doch auch fuer VDD gelten, oder?

Benajmin Buxbaum schrieb:
> Falk B. schrieb:
>> *Die Masseverbindung aller ICs muss zunächst direkt verlegt werden.
>>
>> *Erst wenn die Masse komplett verlegt ist, kann man die Massefläche
>> auffüllen. Damit verhindert man, dass vielleicht ein IC nur über eine
>> sehr dünne Verbindung angeschlossen wird, welche man in der Massefläche
>> übersieht. Ebenso verhindert man, dass eine Massverbindung von einem
>> schnellen IC sehr lang wird und damit die Wirksamkeit der
>> Entkoppelkondensatoren leidet.
>
> Mal zum Verstaendnis: Wirklich nur die Masse? Denn das selbe muesste
> doch auch fuer VDD gelten, oder?

Einfach mal weiterlesen:
"Des Weiteren ergibt sich bei Platinen mit vier oder mehr Lagen die 
Möglichkeit, auch die Spannungsversorgung ("+ Leitung") als Fläche 
auszuführen. Grundsätzlich gelten hierbei die gleichen Empfehlungen wie 
für die Masseflächen."

Das Zitat trifft nun nicht genau auf jeden Punkt die Frage und Deine 
Situation und man könnte meinen die Unterschiede sind signifikant.
Aber ja: Was für Ground gilt gilt auch für VCC.

Das ergibt sich schlüssig aus der Tatsache, dass die VCC und 
Ground-Leitungen, wenn auch meist in unterschiedlichen Verteilungen, von 
den selben Strömen durchflossen werden. Das ist völlig unabhängig von 
der Anzahl der Lagen und sogar von der Tatsache ob oder ob nicht Flächen 
verwendet werden. (Man könnte ohnehin die Leiterbahnen als Flächen 
betrachten).

So, nächster Versuch. Jetzt mit THT-Widerstaenden und massigen 
Zuleitungen an alle ICs. Ist dadurch leider wieder etwas chaotischer 
geworden, und braucht deutlich mehr Vias.

Ist so noch ohne die gefüllten Masseflächen, damit man die Zuleitungen 
besser erkennen kann.

Und das Bezugspotential zu den LEDs? Bzw. willst Du den GND nicht auf 
die Stecker nehmen?

Gruss Chregu

Falls ich die Frage richtig verstehe:
Der TPIC ist ja da, um die LEDs nach GND durchzuschalten (oder eben 
nicht).

Die Versorgungsspannung an den LEDs wird von einer anderen Stelle her 
über MOSFETS zugeführt, nicht über die Steckverbinder.

Die Boards sind wie gesagt so gemacht, dass man mehrere hintereinander 
klicken kann. Bei den geplanten 64 LEDs/4 Boards wären das auf GND 1,2A, 
deshalb auch die dicken Verbindungen. VCC hätte man eigentlich kleiner 
machen können, stimmt.

Stecker sollten allerdings passen... VCC jeweils links, GND jeweils 
rechts!?

Also falls das nicht klar geworden ist: Das ist nur ein Teil der 
Schaltung. Der Würfel bekommt 8 Ebenen mit je 64 LEDs, jede Ebene wird 
über einen Mosfet geschaltet, jede Säule kommt an eins der Boards und 
wird individuell gegen Masse geschaltet, um Multiplexen zu können. Der 
Mosfet-Teil ist nicht im Schaltplan, weil es für den keine eigene 
Platine, sondern nur ein Stück Protoboard geben wird.

Falk B. schrieb:
>>Stecker sollten allerdings passen... VCC jeweils links, GND jeweils
>>rechts!?
>
> Ja, aber im Schaltplan sind die nicht gleich ausgerichtet, einmal ist
> Pin 1 links, einmal rechts.

Ah, jetzt seh ich, was du meinst. Mist. Danke!

Moin,

unten links die Leiterbahn unter dem 100nF wird hakelig.

Gruß Jonas