Hallo, gibt es eine Möglichkeit vor der Synthese automatisch ein TCL Script auszuführen? Wenn ja wie? Ich möchte mir darüber ein vhdl File generieren um den aktuellen Timestamp der Synthese in einen Vektor schreiben zu können. Peter
Bei kurzem googln hab ich das hier gefunden: http://www.nuvation.com/blog/fpga-design-services/fpga-design-tip-automatically-identify-build-timedate-2 Sollte genau das sein, was du machen möchtest.
Ja genau das jedoch nicht mit Vivado, sondern mit ISE. Die Option von Vivado hatte ich auch schon gefunden und auch ein passendes Script. Peter
Peter schrieb: > Ja genau das jedoch nicht mit Vivado, sondern mit ISE. > > Die Option von Vivado hatte ich auch schon gefunden und auch ein > passendes Script. > > Peter Mit ISE steht doch weiter unten auf der Seite? Erst kommt das Vivado Beispiel und dann das ISE Beispiel.
Ja nur scheint das auch nicht mit XST zu funktionieren (Command not found)
Bitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.