Timing Constraints bei Altera für IOs und PLLs erzeugen

Ich baue seit geraumer Zeit wieder mal ein Design für Altera und möchte 
die Constraints für meine Input-Ports erzeugen, um einen LA 
anzuschließen. Das ist leider nötig, weil das ASIC das vorne dran hängt, 
einen schönen Mist zu produzieren scheint.

Von Vivado kenne Ich die Annoation der Constraints in der Weise, dass es 
einem Vorschläge für die PLLs, die IOs, die Takt- und Signalbezüge 
liefert. Gibt es das auch beim Altera?

Bitte keine Vorschläge zum Wechsel des Tools, der Teamleiter ist auf 
Altera eingeschworen und will nich davon weg, opwohl kaum einer in der 
Abteilung das benutzt.

Wie Ich sehe, wird ein externes SDC verwendet, dass sicher ähnlich 
tickt, wie das XDC vom Xilinx. Es wäre nett, wenn man sich da nicht 
unnötig mit aufhalten müsste.