Hallo, ich möchte den schnellen internen Oszillator eines iCE5LP (iCE40 Ultra) nutzen. Dieser wird als Untermodul initialisiert, die Anleitung dazu habe ich angehängt. Man findet die aber auch bei Google. Auf Seite 8 wird die Clock beispielhaft in Verilog initialisiert. Ich schreibe mein Design aber in VHDL, ich kann so gut wie kein Verilog. Ich versuche, das Beispiel aus der Anleitung in VHDL unzusetzen. Das Einschalten und Enablen klappt schon. Nur die Frequenz stimmt noch nicht. Ich glaube das liegt daran, dass ich den Clock-Divider nicht setze. In verilog scheint es ganz einfach zu sein, da wird mit der letzten Zeile aus dem Beispiel Defparam OSCInst0.CLKHF_DIV = 2'b00; auf den Clock-Divider zugegriffen. Dieser scheint ein Pararmeter aus dem Untermodul zu sein. Aber wie mache ich so etwas in VHDL?
Fritz W. schrieb: > Aber wie mache ich so etwas in VHDL? Die VHDL-Entsprechung zu Defparam sind generics. Also so was:
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Du vergibst also bei der entity-Deklaration einen "Default-Wert", den Du bei der konkreten Instantiierung "übersteuern" kannst.
Fritz W. schrieb: > Aber wie mache ich so etwas in VHDL? Dort bie https://hsel.co.uk/2018/05/21/lattice-ice40-ultra-plus-fpga-gnarly-grey-upduino-tutorial-1-the-basics/ scheints so zu klappen:
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Gast
#5537820
Lothar M. schrieb: > CLKHF_DIV => "0b11" 0b11 sieht nach verilog-style aus. Aber wenn's ein string ist und richtig ausgewertet wird (das sollte man im Syntheselog kontrollieren!), wird das funktionieren...
Hat funktioniert, danke!