Infer Dual-Port-RAM mit asynchroner Schreib/Lese Breite

[devleoper87 (Gast)]

Hallo zusammen,

Ich versuche mich gerade daran ein True-Dual-Port-RAM als inferred zu 
beschreiben.

Dabei habe ich mich an den Xilinx Beispielen orientiert. Was in den 
Beispielen z.B. leider nicht enthalten ist:

- Schreibe 16-bit in Port A
- Lese 32-bit von Port B

Weiß irgendjemand Rat wie Ich hier am Besten zum Ziel komme bzw. wo in 
den Weiten des Internet man fündig werden könnte? Die Google Suche hat 
mir bisher leider nicht weiter geholfen :(

[Vancouver (Gast)]

https://www.xilinx.com/support/documentation/sw_manuals/xilinx2015_3/ug901-vivado-synthesis.pdf

Seite 113ff.

[devleoper87 (Gast)]

Das Dokument habe Ich tatsächlich schon gelesen und muss wohl blind 
gewesen sein :(

Vielen Dank !

[S. R. (svenska)]

Und dann gibt es noch: 
https://danstrother.com/2010/09/11/inferring-rams-in-fpgas/

Ist zwar ein bisschen älter, aber dennoch interessant.

[devleoper87 (Gast)]

Besten Danke Euch allen ! :-)