Infer Dual-Port-RAM mit asynchroner Schreib/Lese Breite

devleoper87 Gast 14.03.2019 09:08 #5770325

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Hallo zusammen,

Ich versuche mich gerade daran ein True-Dual-Port-RAM als inferred zu 
beschreiben.

Dabei habe ich mich an den Xilinx Beispielen orientiert. Was in den 
Beispielen z.B. leider nicht enthalten ist:

- Schreibe 16-bit in Port A
- Lese 32-bit von Port B

Weiß irgendjemand Rat wie Ich hier am Besten zum Ziel komme bzw. wo in 
den Weiten des Internet man fündig werden könnte? Die Google Suche hat 
mir bisher leider nicht weiter geholfen :(

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Vancouver Gast 14.03.2019 09:16 #5770331

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https://www.xilinx.com/support/documentation/sw_manuals/xilinx2015_3/ug901-vivado-synthesis.pdf

Seite 113ff.

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devleoper87 Gast 14.03.2019 09:20 #5770335

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Das Dokument habe Ich tatsächlich schon gelesen und muss wohl blind 
gewesen sein :(

Vielen Dank !

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S. R. (svenska) 14.03.2019 22:09 #5771253

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Und dann gibt es noch: 
https://danstrother.com/2010/09/11/inferring-rams-in-fpgas/

Ist zwar ein bisschen älter, aber dennoch interessant.

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devleoper87 Gast 18.03.2019 17:56 #5775779

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Besten Danke Euch allen ! :-)

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