Altium DRC: Clearance Constraint

[Benedikt (Gast)]

Liebe Altium Freunde,

Beim Arbeiten mit AD17 (PCB Design) bin ich auf 2 Probleme gestoßen:

Problem 1, DRC Constraints:

- Nach dem DRC folgen 2 Constraints

Clearance Constraint (Gap=6mil) (All),(All)
Clearance Constraint: (1.742mil < 6mil) Between Split Plane (No Net) on 
GNDPlane And Split Plane (AGND) on GNDPlane
Clearance Constraint: (1.742mil < 6mil) Between Split Plane (No Net) on 
VCCPlane And Split Plane (+3,3VA) on VCCPlane

- Was ist Split Plane (No Net) und wie kann ich die Clearance erhöhen?



Problem 2, Clearance von Pads in internen Layern erhöhen:

- Es scheint, als würden alle Netze direkt mit den internen GND und VCC 
Plane verbunden werden. Wie kann ich hier die Clearance erhöhen? (Siehe 
Bild)


Vielen Dank im Voraus!

[Benedikt (Gast)]

Edit zu Problem 2: Hier ein Vergleich zu einem anderen Projekt (Anhang)

[Taz G. (taz1971)]

Hi Benedikt,
zu 1. was ist eine split plane. Du weisst doch was eine Plane ist oder 
?. Im Lagenaufbau eine Lage als Plane definiert und dieser Lage dann ein 
Netz zugewiesen. Wenn Du jetzt auf dieser Lage die Plane mit einer Linie 
'zerschneidest' kannst Du Split planes erzeugen und anderen Netzen 
zuweisen. Z.B. einmal senkrecht eine Linie platziert, links DGND und 
rechts AGND definieren. Die Linienbreite ist dann die Clearance.
Also wechsel auf die Lage, zieh einen Kasten um die Platine und lösch 
alles.

zu 2. "Es scheint, als würden alle Netze direkt mit den internen GND und 
VCC
Plane verbunden werden." Das stimmt es scheint so weil das Pad auf 
dieser Lage keinen 'Ring' hat und die Clearance von der Bohrung aus 
eingehalten wird. Schieb das Pad an den Rand der Platine und schau es 
Dir in 3D an. Oder schalt mal Pads auf Draft STRG+d dann wird der 
Abstand sichtbar.
Einstellbar unter Rules - Plane - Power Plane Clearance.

PS: Meiner Erfahrung nach nutzen die meisten 'Power User' keine Planes 
sondern Polygons. Da hat man mehr Möglichkeiten zur Kontrolle.