Hallo zusammen
Anbei meine H-Brücke im Shema. Sie ist für gleichgerichtete 230VAC
ausgelegt. Vorerst habe ich sie aber an 24V testen wollen und da habe
ich am Gate der MOSFETs üble Schwinger - ausgelösst vermutlich durch
eine EMI(?)-Störung. Was ich bereits machte/untersuchte:
- Totzeit massiv erhöht
- Gate-Widerstände bis 100 Ohm ausprobiert, oder 1k Ohm Feritt ersetzt
- Subber zwischen Motorphase und GND (100 Ohm + 220nF) bringt was, ist
aber Symptombekämpfung
- Die Störung ist synchron zur PWM-Frequenz und kommt nachdem die
MOSFETs eigentlich schalten/sperren.
Zur Zeit habe ich nur ein Top-Down-Pfad in Betrieb, d.h. die anderen
MOSFET sind "deaktiviert" (Gate-Widerstände rausgelötet). In den
KO-Bildern sieht man die Signale gegenüber GND, ausser bei orangen, da
ist's zwischen Gate und Source (mit Diff-Sonde gemessen). Versuchsmässig
habe ich mit und ohne angeschlossenem Motor versucht.
Vom Rest der Schaltung kann ich die Störungen ziemlich sicher
ausschliessen (da sie ja nur immer im gleichen zeitlichen Abstand
erscheinen, nachdem ein Gate-Signal von Low zu High wechselte). Woher
können solche Störungen also kommen?
Danke.
uhu schrieb:> Woher können solche Störungen also kommen?
Einkopplungen ins Messkabel ? Schlechte GND-Plane ?
Verursacht scheinen die Störungen von der steigenden Flanke der
Gate-Spannung zu kommen , also wenn das entladene Gate an plus gelegt
wird. Wenn das nur die low side beträfe, würde ich mir mal die VDD
Spannung des FAN Treibers ansehen und dessen Abblockung, aber es
betrofft auch die high side MOSFETs die aus den 220nF gelden werden
sollten.
Ich halte die 10k Widerstände für überflüssig, und die S1J für zu
langsam.
Was mit der Dimensionierung der 20R Winderstände ist, hmm.
für mich sind die Gate-Widerstände zu hoch -
30 Ohm in highside, man sieht es ja auch an der UGS wie langsam die
ansteigt.
Auch der Treiber ist nicht gerade stark.
Ludger
Hi,
deine MOSFETs sind nicht für den Einsatz in einer Halbbrücke konzipiert
oder geeignet. Die Oszillationen, die du am Gate siehst kommen von der
erheblichen Variation der Ausgangskapazität bei Änderungen der
DS-Spannung (die sich im Schaltvorgang logischerweise nicht umgehen
lassen). (Diagramm 14 im Datenblatt)
Wenn du dir die möglichen Einsatzzwecke auf der ersten Seite ansiehst,
wird dir auffallen, dass dort auch keine Halbbrückenkonfigurationen
vorgeschlagen werden. Dass sie dort nicht explizit ausgeschlossen werden
könnte dubioses Marketing sein. Du solltest dir dennoch einen anderen
Typen (nicht CoolMOS!) heraussuchen.
FAN7382 Half-Bridge Gate Driver (SOURCING/SINKING : 350mA/650m)
Also unter 33R würde ich bei dem Treiber nicht gehen wollen.
Ich würde einen 2A Treiber wählen.
Dann hast Du Last- und Steuersignal auf einer zu langen
gemeinsamen Source-Leitung.
Zur Not musst Du einen Kondensator zwischen Gate und Source
direkt am FET anbringen. Von Dämpfungsperlen halte ich da nichts.
Oszillographiere doch mal bitte zwischen GND und Source
low side direkt wo das Bein in den Transistor geht.
Und zwischen GND und Pin5 vom Treiber.
LG
old.
Danke für das viele Feedback. Ich hatte heute Nachmittag wiedermal eine
Feuerwehrübung (im übertragenen Sinn), daher bin ich nicht weiter
gekommen. Den 20 Ohm habe ich mal überbrückt: Es wird nicht besser. Aber
ehrlich gesagt, weiss ich auch nicht, wieso der da rein kam (temporäre
geistige Umnachtung?)
Leider komme ich heute nicht mehr dazu noch weitere Messungen zu machen.
falscher MOSFET schrieb:> Die Oszillationen, die du am Gate siehst kommen von der> erheblichen Variation der Ausgangskapazität bei Änderungen der> DS-Spannung (die sich im Schaltvorgang logischerweise nicht umgehen> lassen). (Diagramm 14 im Datenblatt)
Oops ja. Das könnte was sein. Ich probiere morgen mal mit >50V
Morgen oder Übermorgen sollte ich pinkompatible IGBTs und auch
pinkompatible stärkere Driver (4A) bekommen. Ich melde mich wieder.
Danke.
falscher MOSFET schrieb:> deine MOSFETs sind nicht für den Einsatz in einer Halbbrücke konzipiert> oder geeignet....>> Wenn du dir die möglichen Einsatzzwecke auf der ersten Seite ansiehst,> wird dir auffallen, dass dort auch keine Halbbrückenkonfigurationen> vorgeschlagen werden.
Apropo Datenblatt:
Applications:
PFC, hard switching, PWM and resonant switching power stages…
Von PFC abgesehen, wird alles mit Halb- oder Vollbrückenschaltungen
realisiert.
Die IPX-Typen von Infineon eignen sich (bei mir zumindest) prima dafür.
Man muß nur darauf Rücksicht nehmen, daß sie HF-tauglich sind, und z.B.
Layoutfehler und dergleichen mit wüsten Schwingungen beantworten.
Vielen Dank soweit für eure Inputs!
Michael B. schrieb:> Ich halte die 10k Widerstände für überflüssig,
Siehe Kapitel "Hat der MOSFET-Gate-Treiber einen Einfluss bei
Störungen?" von
https://www.elektronikpraxis.vogel.de/schalttransistor-und-mosfet-treiber-nicht-trivial-und-haeufige-ausfallursache-a-866350/> und die S1J für zu langsam.
Welche Alternative?
> Dann hast Du Last- und Steuersignal auf einer zu langen> gemeinsamen Source-Leitung.
Diesen Satz verstehe ich komplett nicht. Was ist das Lastsignal? Was
heisst 'zu lange gemeinsame Source-leitung'
> Zur Not musst Du einen Kondensator zwischen Gate und Source> direkt am FET anbringen. Von Dämpfungsperlen halte ich da nichts.
Mit 1nF passiert nichts, bei 4.7nF sieht's schon langsam besser aus (1
grosser peak anfangs auf 45V, dann fast kein Nachschwingen). Ich würde
aber nachwievor eher die Ursache bekämpfen als die Symptome.
> Gug mal hier rein!
Muss ich mal ausprobieren, wobei wenn ich einen Feritt in die
Boost-Leitung reinmachen will, ich Leitungen aufkratzen muss und so.
> Oszillographiere doch mal bitte zwischen GND und Source> low side direkt wo das Bein in den Transistor geht.> Und zwischen GND und Pin5 vom Treiber.
Siehe Attachments (nachwievor nur W-Pfad aktiviert, und ohne Motor*).
Gemessen habe ich allerdings mit den GND-Klemmen und nicht mit der
GND-Feder, die man so auf die Oszi-Spitze stecken kann. Ich hätte
sowieso in der Nähe kein GND.
* mit Motor habe ich die nachfolgende Störung (die rechts im Bild)
nicht, sonst sieht's gleich aus.
Wie gesagt, sollte ich demnächst stärkere Gate-Treiber bekommen -
vielleicht hilft das.
Ja, ich sollte die 47uF näher zur H-Brücke machen (fürs nächste Design
dann).
Frage: Die GND-Plane (siehe in grün), soll ich die für das nächste
Design so lassen wie eingezeichnet oder weiter bis zu den MOSFETs ziehen
(ziehe ich da nicht mehr Störungen auf die GND-Plane rein?).
Sehe ich das richtig, dass der im Anhang dargestelle Ausschnitt deine
Anbindung vom Treiber zum MOSFET is? Also diese dünnen Leiterbahnen zu
einem ca. 2cm entfernten MOSFET? Wo genau ist die Rückführung?
Und der Kondensator C15 (1uF/25V) sitzt links vom Treiber IC, wohingegen
die MOSFETs rechts vom Treiber IC sitzen?
Wenn ich dein Layout richtig deute, sehe ich einen großen Nachholbedarf
bezüglich deiner Treiberanbindung.
PS:
Nicht entmutigen lassen - nur so lernt man das :)
Gruß,
Alex schrieb:> Sehe ich das richtig, dass der im Anhang dargestelle Ausschnitt> deine> Anbindung vom Treiber zum MOSFET is? Also diese dünnen Leiterbahnen zu> einem ca. 2cm entfernten MOSFET? Wo genau ist die Rückführung?>> Und der Kondensator C15 (1uF/25V) sitzt links vom Treiber IC, wohingegen> die MOSFETs rechts vom Treiber IC sitzen?>> Wenn ich dein Layout richtig deute, sehe ich einen großen Nachholbedarf> bezüglich deiner Treiberanbindung.>> PS:> Nicht entmutigen lassen - nur so lernt man das :)>> Gruß,
Hier das Bild.
> Würde ich nicht so machen.
Ja, würde ich auch nicht, wenn ich wüsste wie ;-)
> Also diese dünnen Leiterbahnen zu> einem ca. 2cm entfernten MOSFET
Die sind 0.35mm breit. Wie breit sollten denn die sein?
> Und der Kondensator C15 (1uF/25V) sitzt links vom Treiber> IC, wohingegen die MOSFETs rechts vom Treiber IC sitzen?
Ja ist halt so vom Pinout des Treiberbausteins so. Man kann natürlich
auch den IC um 180° drehen und die Gate-Leitungen unten durchziehen
(Nochmals 2 Vias mehr und nochmals 2x 1cm längere Leitungen)
Ist es ein Problem, wenn ich die GND-Plane für den Logikteil (grüne
Midplane) nur über diesen Pfad (siehe grüne Leitung) ans Power-GND
anband? Ich dachte, das wäre schlau, wenn die Logik-GND nicht hart ans
Power-GND verbunden ist (Verbindung geht übrigens an einem C vorbei).
Sollte ich da die GND-Plane über alles (ausser Netzfilter) ziehen?
Bin mal gespannt, wie Ihr das mit einem Treiber der
nur einen Massepin für Eingang und Ausgang hat,
in den Griff bekommen wollt.
Ich mach das mit Optotreibern.
LG
old.
uhu schrieb:> Siehe Kapitel "Hat der MOSFET-Gate-Treiber einen Einfluss bei> Störungen?"
Ich halte den 10k für Humbug.
>> und die S1J für zu langsam.> Welche Alternative?
passend zum Footprint wäre wohl FUS1J
Deinem Layout nach ist ein Abblockkondensator direkt am Gate-Treiber.
Aber die Leitungen sind hauchdünn.
Gerade die Massevebindung bzw. bei high side Treiber die Verbindung zum
Source des MOSFETs sollte kurz und dick wie eine GND-Plane sein. Und
direkt daran der Kondensator, bei low side VSS/VDD, bei high side HS/HB.
uhu schrieb:> Gemessen habe ich allerdings mit den GND-Klemmen und nicht mit der> GND-Feder
Ich sag mal, das ist witzlos. Du brauchst direkte Verbindung zum VSS
bzw. HS Pin des Gate-Treibers wenn du irgendwas messen willst und nicht
Funkempfang in deinem Oszi sehen willst. Also der Clip oder direkt das
Ende eines Koax-Kabels anlöten.
Unzutreffend hoffe ich mal, aber es erinnert mich an einen Thread, da
war der TO etwas stolz auf sein DigiOszi, das erlaubte bis ueber 100V
direkt zu messen.
Immer waren schoene Ueberschwinger zu sehen. Das Ende vom Lied war
herzlos grausam. Die Schwingungsquelle war das koaxiale Messkabel.
Behoben wurde das Problem mittels Spannungsteilertastkopf. Glaube das
war 10:1 Teilung.
Michael B. schrieb:> Ich sag mal, das ist witzlos. Du brauchst direkte Verbindung zum VSS> bzw. HS Pin des Gate-Treibers
Hat er, siehe gelbes Oszillogramm.
Wer so eine Leiterplatte routen kann,
hat schon was drauf.
Rudi Platte schrieb:> Wenn man schon abkupfert, dann richtig!
???
LG
old.
Nicht ohne uns O. schrieb:> Michael B. schrieb:>> Ich sag mal, das ist witzlos. Du brauchst direkte Verbindung zum VSS>> bzw. HS Pin des Gate-Treibers>> Hat er, siehe gelbes Oszillogramm.> Wer so eine Leiterplatte routen kann,> hat schon was drauf.>
Darauf hat er es erst wenn die Schaltung auf einem Holzbrettchen
zusammen genagelt und verloetet wurde und funktioniert.
> Rudi Platte schrieb:>> Wenn man schon abkupfert, dann richtig!>> ???>> LG> old.
uhu schrieb:>> Also diese dünnen Leiterbahnen zu>> einem ca. 2cm entfernten MOSFET> Die sind 0.35mm breit. Wie breit sollten denn die sein?
Ich nutze meistens Polygone zwischen Treiber und MOSFET.
>> Und der Kondensator C15 (1uF/25V) sitzt links vom Treiber>> IC, wohingegen die MOSFETs rechts vom Treiber IC sitzen?> Ja ist halt so vom Pinout des Treiberbausteins so. Man kann natürlich> auch den IC um 180° drehen und die Gate-Leitungen unten durchziehen> (Nochmals 2 Vias mehr und nochmals 2x 1cm längere Leitungen)
Wäre das mein Layout, würde ich ggf. folgende Layoutvariante in Erwägung
ziehen:
Der Kondensator wird um 90° gedreht und mit dem 12V Pad direkt über Pin
8 vom Treiber IC plaziert. Mittels 12V Polygon wird der Kondensator
niederinduktiv mit Pin 1 des Treiber ICs verbunden. Fülle eine GND
Fläche in Layer 2. Diese GND Fläche sitzt unter sowohl Treiber IC als
auch Gate-Source des MOSFETs. Am GND Pad des Kondensators plazierst du
2-3 Vias, die mittels GND Polygon niederinduktiv an den Kondensator und
der GND Fläche verbunden werden. Am GND Pin des Treiber ICs plazierst du
ebenfalls 2-3 Vias, die dein Treiber IC an die GND Fläche in Layer 2
anbinden.
Szenario MOSFET turn on: Der Gate Strom fließt von Kondensator
niederinduktiv in das Treiber IC, durch das Treiber IC, niederinduktiv
in den MOSFET Gate Pin, durch den MOSFET, von Source Pin des MOSFETs
niederinduktiv direkt zum GND Pin des Kondensators.
Szenario MOSFET turn off: Der Gate Strom fließt von MOSFET Gate
niederinduktiv ins Treiber IC, und vom Treiber IC direkt in die GND
Fläche.
Die konkrete Schaltung ist ja dreidimensional, folglich kann man die
Chips in jeder Lage optimal platzieren. Auch hochkant ist nicht
verboten!
Und diese Murks klickibunti Routings sind gelinde gesagt: nur sc...e
Rudi Platte schrieb:> Auch hochkant ist nicht verboten!
Das habe ich auch schon vom Markenhersteller gesehen.
Der Schwinger tritt nach ca. 200ns auf (5MHz, bis 20MHz lamda/4),
Grundperiode ca. 50ns (20MHz, bis 80MHz lamda/4, ca. 3 Meter).
Vermutlich läßt sich daraus auf nichts schließen.
Hallo zusammen
Danke für die Inputs soweit. Ich habe heute die stärkeren Gate-Driver
bekommen: IRS21867S (mit 2x 4A)
https://www.mouser.ch/datasheet/2/196/Infineon-IRS21867-DS-v01_01-EN-1228522.pdf
Folgende Änderungen habe ich zusätzlich noch gemacht:
- Nur Gate-Driver für W-Brücke bestückt, d.h. bei U und V keine
Gate-Driver
- Gate-Widerstände auf 0 Ohm
- Boost-Diode auf eine mit 75ns Recovery (z.Z. nur 100V, weil ich die
gerade zur Hand hatte)
- 0.5mm2-Kabel vom GND des Shunts zu den GNDs der
1uF-Stützkondensatoren, Kabel so kurz als möglich (härtere Anbindung
dafür halt Antennenwirkung)
Screenshots:
Highside: Spannung zwischen Gate und Source beim HighSide-MOSFET,
gemessen mit Feder an Oszikopf
Lowside: dito beim Lowside-MOSFET
Highside sieht besser aus. Lowside: Die Störung kommt nach ca 200ns
nachdem das logische HI-Eingangssignal von Low auf High geht (200ns
entsprechen ja der Zeit des Gate-Drivers).
So ganz koscher ist's mir noch immer nicht.
Du hast die Gate-Treiber vorbildlich dicht an den Mosfets platziert.
Dafür macht die Masseanbindung eine ansehnliche Schleife. Innerhalb(!)
dieser Gateschleifen befinden sich nun die Stromschleifen. Ich hab mal
exemplarisch zwei solcher Schleifen eingezeichnet.
Weiß: Gateschleife.
Gelb: Stromschleife.
Das ist zwar jeweils nur eine Windung Luftspule, aber der Strom wird
hart geschaltet, und die Spannung ist auch ganz ansehnlich. Das gibt
spürbare Rückkopplungen auf die Mosfets. Gemütliche Typen wie z.B.
IRF460 oder so mögen Dir das vielleicht verzeihen, aber nicht die
modernen hibbeligen Typen, die Du verwendest.
Das wichtigste wäre, das Layout komplett zu überarbeiten, mit der
Leiterplatte wird das nichts werden.
- Powertracks durch koplanare Flächen ersetzen. Wichtig ist vor allem
das koplanar. Zwei Flächen auf dem gleichen Layer für Hin und
Rückleiter bringen wenig, sie sollen sich gegenüber liegen.
Das gleiche gilt für die Gateschleifen. Sven hat eine Gateschleife
eingezeichnet, die ist riesig!
@ Sven: die gelbe Schleife ist nicht ganz richtig, du hast die über die
beiden Lastklemmen geschlossen. Die Lastausgänge sind aber egal, wichtig
ist die jeweilige Schleife von DC+ -> Highside -> Lowside -> DC-.
So wie ich das sehe hat der TO mindestens 4 Lagen zur Verfügung. Ich
würde das wohl so machen:
1) Gatesignale
2) Ausgangssignale der Halbbrücken. Die Führung der Ausgangsströme ist
mehr oder weniger irrelevant, aber diese Potentiale sind auch der
Rückleiter Highside Gateloops. Daher die Polygone zu den bis Treiber ICs
führen.
3) DC-/GND (Masse der Lowside Gateloops)
4) DC+
Die Planes auf Layer 2 dort Ausschneiden, wo die Gatesignale der
Lowsideschalter liegen. Diese sollen die GND-Plane auf Layer 3 "sehen",
und nicht das springende Potential auf Layer 2.
Bla schrieb:> Das wichtigste wäre, das Layout komplett zu überarbeiten
Dann zeichne doch mal auf, wie Du die 4 GNDs unter einen
Hut bringen willst. Quadratur des Kreises.
Und diese Stromgegemnkopplung durch den Shunt, was soll
man davon noch erwarten?
Nicht ohne Grund haben viele Inverter so schlechte
Wirkungsgrade.
Aus der Nummer kommt man nur mit Optos, früher hätte man
Übertrager verwendet.
LG
old.
uhu schrieb:> Ich habe heute die stärkeren Gate-Driver> bekommen: IRS21867S (mit 2x 4A)
Achtung, die Dinger sind recht empfindlich gegen negative Impulse von
der Lastseite. Im Datenblatt ist auch eine Schutzbeschaltung davor
enthalten. Die sollte man auch auf jeden Fall vorsehen. Vor einiger Zeit
hatte ich massive Probleme als ich die in ein erwiesenermaßen
funktionierendes Layout einsetzte das diesen Schutz nicht hatte.
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RD20002_-_Ohne_Snubber__ohne_Motor.PNG
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