Taktrückgewinnung mit pll

Ich muss grad passen was du mit Taktrückgewinnung meinst, aber die DCM
die dir unter ISE zur verfügung steht hat ja diverse Ausgangssignale.
Dort ist ja auch intern (oder auch extern) eine Taktrückkopplung vom
ausgang zum Eingang realisiert. Ist es das was du meinst?

Wahrscheinlich meint er Taktrückgewinnung bei Leitungscodes:
  http://de.wikipedia.org/wiki/Leitungscode

IMHO hat das wenig mit Takt im Sinne FPGA zu tun, es ist eher ein
Datenenable (hier steht ein Bit). Wenn die Datenübertragung langsam
ist, (ich wuerde mal 1 Million bit pro secunde rechnen, aber da muss
der Fragesteller präzesieren), kann man das locker mit einer FPGA-Takt
von 20 MHz machen (ja, es geht auch langsamer). Allerdings braucht er
dann einen Taktgenerator, also nix mit Taktrückgewinnung.

Wahrscheinlich kann er den Datenstream nicht an die DCM klemmen, bei
mehr las zweiwertigen Codes sehe ich da ein prinziepieles Problem.
Problematisch sind bestimmt auch die Frequenz (wahrscheinlich kleiner
1 MHZ, die DCM-DFS braucht mindestens 1.5(?) MHz als eingang und das
Tastverhältniss (z.B. 50% '1' und 50 % '0' in einer Periode) bzw
Jitter wird der DCM auch nicht schmecken.

Aber jetzt Schluss mit Kaffesatz, Andre woraus willst Du den Takt
rückgewinnen?

Ups OK, dann hab ich das nicht ganz richtig verstanden...sorry.

Erstmal entschuldigung das ich mich so unpräzise ausgedrückt hab. Die
Taktrückgewinnung soll für Jitter-Analysen genutzt werden.
Ähnlich ist die Sache unter dem beigefügten Link beschrieben.

http://www.elektronikpraxis.de/fachartikel/ep_fachartikel_1762250.html