Forum: FPGA, VHDL & Co. Fehlermeldung Vivado Simulation


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von Gustl B. (-gb-)


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Moin zusammen,

ich sitze gerade ein meiner neusten ADC Platine und möchte ADC mit FIR 
simulieren. Dazu habe ich mir den FPGA Teil geschrieben, dort einen 
Xilinx IP eingebaut, den FIR Compiler und dann habe ich mir die 
Testbench geschrieben die den ADC, einen AD7960 simuliert.

Wenn ich das aber mit der FIR IP simulieren will bekomme ich die 
Fehlermeldung:

ERROR: [VRFC 10-2987] 'fir_ad7960' is not compiled in library 
'xil_defaultlib' 
[D:/vhdl/Artix7_USB3C_A/Artix7_USB3C_A.srcs/sources_1/ip/FIR_AD7960/demo 
_tb/tb_FIR_AD7960.vhd:121]

fir_ad7960 ist der Name den ich dem IP gegeben habe, denn ich verwende 
mehrere FIRs am Ende, derzeit aber nur diesen einen.

D:/vhdl/Artix7_USB3C_A/Artix7_USB3C_A.srcs/sources_1/ip/FIR_AD7960/demo_ 
tb/tb_FIR_AD7960.vhd

Das ist eine VHDL Datei die ich weder geschrieben habe, noch verwende, 
die gehört eben zum FIR IP, aber die habe ich nicht eingebunden. Aber 
ich habe die mal angehängt.

Was kann ich denn machen um diese Fehlermeldung zu beheben?

Edit:

Selbst wenn ich den FIR IP aus meinem VHDL auskommentiere, also die 
Instanziierung dann bleibt die Fehlermeldung. Vivado zeigt mir aber 
korrekt in der Baumansicht bei den Design Sources, dass der IP nicht 
verwendet wird.

Edit2:

Löchen der Datei tb_FIR_AD7960.vhd hilft auch nicht, die wird dann 
gesucht, nicht gefunden und produzuert einen Fehler. Nur: Warum wird 
diese Datei überhaupt benötigt und als Default eingebunden und wo kann 
ich das ändern?

: Bearbeitet durch User
von Gustl B. (-gb-)


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Tja woher der Fehler kam kann ich leider nicht sagen, aber ich habe ihn 
behoben. Und zwar habe ich aus der zugehörigen .XML des IPs (bei mir 
AD7960_FIR.xml) alle Einträge von tb_FIR_AD7960 gelöscht. Funktioniert 
jetzt wunderbar.

von Hans Kanns (Gast)


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Wenn Vivado erst einmal ein file gesichtet hat, lässt es das nicht mehr 
weg. Man muss das eben in beiden relevanten Projektfiles wegtöten.

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