Hallo, ich mache gerade eine Arbeit mit einem Cyclone2 FPGA (EP2C5Q208C8). Von extern wird von einem PCI-Bus auf das DP-Ram zugegriffen und die Daten ausgelesen / gespeichert. Intern müssen diese Daten dann verarbeitet und wieder zurückgeschrieben werden. Mit dem Megafunction Wizard von Altera (ich programmiere in der Quartus2 Software in VHDL) habe ich ein DP-Ram eingebunden. Wenn ich mit dem Simulator eine externe Datenkommunikation simuliere, dann funktioniert es. Aber ich habe es nicht geschafft von intern darauf zuzugreifen. Also wenn ich z.B. versuche in eine Speicheradresse einen bestimmten Wert abzulegen. Der Wert ist dann nicht gespeichtert. Leider habe ich in keinem Forum einen helfenden Beitrag gefunden. Im Anhang findet sich der Quellcode des Hauptprogramms incl Komponent RAM. Zusätzlich ist noch eine Grafik mit den Timings vorhanden. Wäre toll, wenn ihr mir helfen könntet! Grüße Rundll32
Gast
#388373
Wie verwendest Du das Ram? Bei zwei getrennten Takten hat der Cyclone ja einen Bug -> Altera-Webeseite. Normalerweise hast du zwei Seiten, mit getrennten Adress- und Datenbussen. Dann gibt es jeweils eine RD-Leitung. WR braucht man nicht, da nach dem Anlegen der ADR, die Daten sichtbar werden. (Latenz = 2)
Gast
#388374
Wieso kommen die DAten mit Latzenz?
Antwort schreiben
Bitte melde dich an, um einen Beitrag zu schreiben.