Theoretisches SDRAM Timing

Hallo zusammen,

ich möchte bei einem STM32F745 einen SDRAM z. B. MT48L von Micron 
verwenden. Ich habe mir die Hold Margin angesehen und festgestellt, dass 
diese für die Steuerleitungen (RAS, CAS, WE) theoretisch nicht 
eingehalten werden kann.

Die Hold-Margin berechne ich mit:
Hold Margin = Tco(min) + TOF - Th - Tskew

Den Wert für TCO(min) für die Steuerleitungen ist im Datenblatt 
allerdings mit 0 ns angegeben. Kann das sein oder habe ich hier einen 
falschen Wert genommen?
Oder muss ich dementsprechend TOF (Time of Flight for the data path 
between Driver and Receiver) erhöhen?

Bin für einen Denkanstoß dankbar.

Grüße