Hallo zusammen, ich versuche gerade die MMCM/PLL in eine bestehende Simulation zum laufen zu bringen, im Design (Board) funktioniert das ganze, allerdings in der Simulation will die MMCM nicht laufen. Die MMCM konnte sich nicht locken. Ich habe mal das Projekt im Anhang hinzugefügt. Vielen Dank. Tool: Vivado 2020.1 FPGA: Artix-7 (xc7a100tcsg324-1 (active)) Sprache: Verilog
Gast
#6896843
Versuche mal die zu resetten am Anfang. Manche Xilinx Komponenten brauchen das. Auch wenn es auf Hardware ohne Reset geht.
Hallo gb, ich habe schon reset hinzugefügt und wird auch in der Simulation geresetet, der reset ist high active konfiguriert. Danke.
Ich sehe gerade der Output Takt ist sehr niedrig. VCO ist 612,5 MHz, könnte passen, muss aber nicht.
Hi gb, ich habe es gelöst. Die MMCM/PLL braucht sehr lang bis sie gelockt ist. Der reset war zu kurz disablet! Danke Dir.