FPGA-Takt verdoppeln

Nicht direkt in VHDL, aber in ISE mit dem Core Generator...

Das sieht in VHDL (ISE 6.3.03i) so aus:
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DLL 2X
library ieee;
use ieee.std_logic_1164.all;
library unisim;
use unisim.vcomponents.all;

entity dll_standard is
    port (
        CLKIN   : in  std_logic;
        RESET   : in  std_logic;
        CLK2X   : out std_logic;
        CLKD16  : out std_logic;
        LOCKED  : out std_logic
    );
end dll_standard;

architecture structural of dll_standard is

signal  CLKIN_w     : std_logic;
signal  CLK2X_dll   : std_logic;
signal  CLK2X_g     : std_logic;
signal  CLKD16_dll  : std_logic;
signal  CLKD16_g    : std_logic;

begin

    clkpad : IBUFG
    port map (
        I   =>  CLKIN,
        O   =>  CLKIN_w
    );

    dll2x : CLKDLL
    port map (
        CLKIN   =>  CLKIN_w,
        CLKFB   =>  CLK2X_g,
        RST     =>  RESET,
        CLK0    =>  open,
        CLK90   =>  open,
        CLK180  =>  open,
        CLK270  =>  open,
        CLK2X   =>  CLK2X_dll,
        CLKDV   =>  CLKD16_dll,
        LOCKED=>LOCKED
    );

    clk2xg : BUFG
    port map (
        I   =>  CLK2X_dll,
        O   =>  CLK2X_g
    );

    clkd16g : BUFG
    port map (
        I   =>  CLKD16_dll,
        O   =>  CLKD16_g
    );

    CLK2X   <=  CLK2X_g;
    CLKD16  <=  CLKD16_g;

end structural;
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Das Konstrukt wird dann ganz normal in die Entity eingebunden als
component.
Es handelt sich nicht um ein "reines" VHDL Konstrukt, sondern um
Xilinx-spezifische Angaben.

Der Core-Generator kann helfen, ist aber nicht unbedingt notwendig.

Hilft das so?

DCM mit sehr flexibler Clockraten-Generierung sind erst ab Spartan 3
drin, im Spartan 2 können nur doppelte, vierfache, halbe, sechzehntel
und ähnliche Frequenzen generiert werden.

@Daniel R.: kann passieren, kein Problem!