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Forum: FPGA, VHDL & Co. VHDL: unsupported Clock statement


Autor: opkatze (Gast)
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Guten Tag

Warum bekomme ich bei folgendem VHDL Konstrukt immer die Fehlermeldung
"unsupported Clock statement" ?

process (ein_takt)
begin
 if ein_takt'event then
  --irgendwas
 end if;
end process;

Danke für eure Antworten!

Autor: John-eric K. (mockup)
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muss man nicht schreiben

if clk ='1' and clk'event then
  bla
end if;
für die steigende flanke

oder

if clk ='0' and clk'event then
  bla
end if;
für die fallende flanke

mfg
mockup

Autor: opkatze (Gast)
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Ich würde die Aktion aber gerne bei steigender UND fallender Taktflanke
ausführen lassen.

Autor: John-eric K. (mockup)
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wenn du das in hardware reinprogrammieren willst, dürfte es glaube ich
nur auf den coolrunner cplds laufen, weil die flipflops haben, die bei
steigender und fallenden flanke triggern.
mal was anderes, wenn du einen viel höheren tackt hast z.b 10mhz oder
so und dein clk niedriger ist(z.b 100khz, dann würde das auch noch so
gehen.

if rising_edge(clk_schneller) then
   clk_1 <= clk_langsam;
   clk_2 <= clk_1;

  if (clk_2 = '1' and clk_1 ='0') or (clk_2 = '0' and clk_1
='1') then
   hier erkennt er die fallende flanke und hier die steigende flanke.

      danach kommt dein code
  end if;
end if;

du synkronisierst deinen tackt mit dem viel schnelleren, schickst den
dann über 2 flipflops und fragst diese ab.

mfg
MockUp

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