VHDL Testbench sample and hold

In einem von mir geschriebenen Entity ändert sich ein sample_ready 
signal mit verarbeiteten daten aus einem ADC. Da alle Prozesse getaktet 
sind würde dann im nächsten Takt das sample_ready und die daten in einem 
anderen Prozess gelesen werden. In meiner Testbench mache ich dann sowas 
wie wait until sample_ready = '1' und gebe die daten aus. Da sich die 
Daten dann aber gleichzeitig ändern gibt er mir noch den alten Wert aus. 
Wie kann ich sowas in meiner testbench sauber lösen?