Altium Designer 21: Die Restringe von Vias in den Zwischenlagen fehlen.

Es gibt in Altium Designer die Möglichkeit, nichtangebundene Via-Pads zu 
löschen.
https://www.altium.com/documentation/altium-designer/removing-unused-pads-adding-teardrops-pcb

Zu erreichen mit
Tools -> Remove Unused Pad Shapes
Hier lassen sich gelöschte Pads auch wiederherstellen.

Falls das nicht geht:
Ausserdem gibt es die Möglichkeit, Via-Pads auf jeder Lage individuell 
zu definieren. Das geht über die Properties der/des jeweiligen Vias.
Hier gibt es die Möglichkeiten
- 'Simple Stack' (auf allen Lagen gleiche Pads)
- 'Top-Middle-Bottom' (auf Top und Bottom gleich, auf den Mid-Layer 
anders aber untereinander gleich)
- 'Full Stack' (auf jedem Layer anders)

Einfach 'mal die Eingeschaften eines betroffenen Vias ansehen 
(Doppelklick aufs Via sollte den Dialog öffnen).

Und z.B. unter einem BGA wird die Anbindung von über Polygone 
herangeführten Versorgungsspannungen besser, weil die Stege zwischen den 
Löchern breiter sind.
Macht im Fall des Falles auch den Unterschied zwischen "Poly wird 
unterbrochen" und "Poly bleibt durchgehend".

Auf Plane-Lagen entfernt Altium die Pads von nicht kontaktierten Vias 
automatisch, ohne daß man "remove unused pad shapes" ausführen müsste.
Könnte allerdings sein, daß das nur beim Gerber-Export stattfindet, da 
bin ich mir gerade nicht ganz sicher.

"Nur beim Gerber-Export" hätte aber drc errors zur Folge, wenn man
den gewonnenen Restring-Platz tatsächlich ausnutzt.

Gruß, Gerhard

Thorsten S. schrieb:
> Und z.B. unter einem BGA wird die Anbindung von über Polygone
> herangeführten Versorgungsspannungen besser, weil die Stege zwischen den
> Löchern breiter sind.

wieso denn das?

Mal zum Verständnis: ein Restring ist vorhanden um Toleranzen der 
Positionierung des Bohrers auf der LP auszugleichen. Gäbe es diese 
Toleranzen nicht, bräuchte man auch keine Restringe. Wenn du den 
Restring nun weg lässt, hast du die Toleranzen aber immer noch. Sprich 
die Freistellung zu benachbarten Kupferflächen ist nahezu identisch zu 
dem Restring, der vorher da war. Das bringt so ziemlich gar nichts. 
Allerdings ist es so, dass mehrere Zwischenstege das Kupfer im Via 
besser verankern. Es löst sich dann einfach schlechter und ist somit 
haltbarer. Wenn du aber eine Platine fertigst, in der du z.B. 
backdrilling einsetzen musst, wird man natürlich versuchen, unnötige 
Pads wegzulassen. Aber das ist eine Sonderanwendung, mit der vermutlich 
nur wenige jemals in Berührung kommen.

Nur mal zum Vergleich ein Polygon bei VIAs mit und ohne Restring.
Die Clearance ist auf 0.2mm eingestellt, was größer als die von 
Christian B. angesprochen Bohrtoleranzen ist. (Bei WE Online ist die 
Toleranz Bohrbild zu Leiterbild mit +- 0.1mm angegeben)

Taz G. schrieb:
> Die Clearance ist auf 0.2mm eingestellt, was größer als die von
> Christian B. angesprochen Bohrtoleranzen ist.

Das ist aber nicht genug, denn du musst die Bohrtoleranzen und die 
mindest-Leiterzugabstände einhalten. Es kommen also nochmal 150µm drauf, 
mindestens, je nach Fertigung können das auch nochmal 0,2 sein. Da der 
Mindestrestring normalerweise 50µm ist, spart man bei weglassen des Pads 
auch nur ebendiese 50µm (bzw. 100µm wenn man davon ausgeht, zwischen 2 
benachbarten Bohrungen hindurch zu wollen). und nur wenn du dann in den 
Zwischenräumen noch die mindest-Leiterbreite von normalerweise ebenfalls 
150 - 200µm einhalten kannst, nur dann würde das Weglassen der Pads 
etwas bringen. Das sehe ich in deinem Bild so noch nicht.

Hallo Christian,
die 150um fürs Leiterbild kann ich nachvollziehen obwohl ich bei WE 
keine Angabe für den Abstand Leiterbild zur Bohrung finde. Ich hatte 
eine Clearance von 0,2mm angesetzt, die erhöhen sich auf 0,25mm (0,1 
Bohrtolleranz + 150um min Leiterzugabstände). Mein linkes Bild ändert 
sich nur minimal.
Ich weiß nicht wie Du auf 50um min Restring kommst. Bei WE ist min 
Restring = 0,35 
(https://www.wedirekt.de/de/web/technologie/leiterplatten-technologie/spezifikation/restring.fs-227731.html). 
Im rechten Bild hab ich die kleinsten VIAs (standard) platziert (0,25mm 
/ 0,6mm) (1mm Raster).
Bei einem Restring von 50um würdest Du mit 100um Bohrtoleranz den 
Restring nicht treffen. Aber ich gebe Dir Recht bei einem Hersteller, 
der mit 50um Restring vorgibt kommt wahrscheinlich das Gleiche raus.

Kleine Korrektur:
ich schrieb, "Restring nicht treffen". Natürlich triffst Du den 
Restring, aber nicht so, dass komplett drum herum Kupfer stehen bleibt.
Im Screenshot rechts sind erlaubte VIAs. Bei Klasse 1 (B) sogar bis zu 
180Grad Ausbruch erlaubt.
Du hast recht 50um könnte ausreichen, aber ich arbeite so nicht, ich 
hätte gern komplett Kupfer um die Bohrung.

Taz G. schrieb:
> Ich weiß nicht wie Du auf 50um min Restring kommst. Bei WE ist min
> Restring = 0,35

nun, das ist je nach Hersteller unterschiedlich. Ich bin mir gerade 
nicht sicher, wo ich das gelesen habe, meine es war eine IPC Vorgabe. 
Jedenfalls geht man hierbei davon aus, dass die Bohrung den Restring 
nicht verlassen darf. Man hat nun also den Bohrdurchmesser + dessen 
Toleranz +50µm als Mindestforderung für Restringe. So ist 
sichergestellt, dass eben diese 50µm (Wobei, je nach Betrachtungsweise 
können das auch schnell nur noch 25µm sein (1)) am Ende noch definitiv 
als Kupfer vorhanden sind. Davon würde ich zumindest bei Innenlagen 
ausgehen. Bei Außenlagen muss der Restring entsprechend größer sein, da 
man hier die minimale Leiterzugbreite nicht unterschreiten darf 
+Toleranz ergibt das dann einen größeren Wert.

(1) es kommt hierbei darauf an, ob der Durchmesser der Bohrung mit 
Kupferhülse oder ohne relevant ist. Bei Vias wird normalerweise Nennmaß 
genutzt, sprich das finale Loch ist um 2x die Kupferdicke der Hülse 
kleiner. (ein 0,2mm Via wird dann mit einem 0,2mm Borher gebohrt, das 
Loch hat dann nur noch 160µm Innendurchmesser. Wenn man aber ein 0,2mm 
Loch haben will, muss man mit 240µm bohren, da ja final das Loch wieder 
mit der Kupferauflage verringert wird. Ganz stimmt das auch nicht, man 
würde eher 230µm bohren, da durch desmear auch nochmal ein 
Materialabtrag stattfindet.

Taz G. schrieb:
> Bei Klasse 1 (B) sogar bis zu
> 180Grad Ausbruch erlaubt.

Nur ist Klasse 1 nur für Wegwerfprodukte geeignet die noch nichtmal beim 
1. Einschalten funktionieren müssen. In Deutschland wird meines Wissens 
ausschließlich nach IPC Klasse 2 oder 3 gefertigt.
Das Problem ist ja eben, wenn das Loch den Restring verlässt, dann ist 
nicht sichergestellt, dass das Kupfer in der Hülse auch noch vollständig 
vorhanden ist. Zumindest, wenn man von Außenlagen ausgeht. Und bei 
Innenlagen müsstest du ja dann diese zusätzlich benötigte Toleranzzone 
in die Abstände zur Bohrung mit einbeziehen, um Sicherzustellen, dass 
kein benachbarter Leiter einen Kurzschluss zu diesem Loch bekommt. Das 
spricht dann eher weniger gegen ein Weglassen der Pads um Platz für 
Kupfer zu gewinnen. Jedenfalls aus meiner Sicht.

Georg schrieb:
> Es gab mal "randlose Durchkontaktierungen", d.h. garkein Pad,
> Leiterbahnen gingen einfach direkt zur DK-Hülse. Das war aber eine teure
> Sondertechnologie, die von einem Hersteller, welcher weiss ich nicht
> mehr (Fuba?), propagiert wurde, aber durchgesetzt hat sich das nicht.

sowas würde heute, mit Direktbelichtern, sicher machbar sein. Allein der 
Sinn ist halt Fragwürdig. Es ist allemal billiger, 2 weitere Lagen 
einzufügen (Um die Platznot zu entzerren) als solch eine 
Sondertechnologie zu fahren. Das allein dürfte der Grund für das 
Scheitern derartiger Versuche sein. Es ist halt auch ein Unterschied, ob 
man ein Verfahren für 10 Musterplatinen hin bekommen muss, bei denen der 
Preis nahezu egal ist oder ob das eine Serie mit 10000 Stück ist. Bei 
ersterem kann man eine Ausschußquote von 50% tolerieren, bei letzterem 
sind 3% schon tödlich für den Fertiger.