|
Anzeige
|
[VHDL] D-FlipFlopFolgende Aufgabe:Ein positiv flankengesteuertes D-FlipFlop mit asynchronen Clear und Set ist gefragt. Beide Signale sind aktiv Low. Als Lösung wurde uns vom Lehrer folgender Code gegeben:
Die Fragen: Bei aktiv Low, müßte an der Stelle if clr= und set= nicht ein '0' folgen? Welcher Teil erfüllt die asynchrone Clear und Set Forderung bzw. was ist dies überhaupt?
Gast
#423752
Ja, du hast recht, bei active Low muss das FF auf low reagieren, also müssen da auch Nullen im Code stehen. Der "if" und der erste "elsif"-Zweig bilden den asynchronen Teil der Schaltung, da sie den Ausgang sofort beeinflussen, wenn sie ein Null-Signal bekommen. "Synchron" bedeutet, dass auf ein Taktsignal gewartet wird. Ok, danke für die Hilfe. Moin... Wobei hier wieder mal der alte Fehler mit > (event'clk and clk='1') gemacht wird. Ein Wechsel von Z oder X auf 1 wird (fehlerhaft) als Takt ausgewertet. Die richtige Funktion heißt hier > rising_edge(clk). Die gezeigte Variante muss sehr sorgfältig geprüft werden und ist idR nicht die gewünschte. -- SJ Dazu müsste man aber mal diskutieren, wie das synthetisiert wird und ob das nicht doch ganz genau das Gewünschte ist. Auch rein logisch gibt es keinen Unterschied : Es gibt ja nur 0->1 und 1->1 wobei letzterer ja kein Zustandswechsel und auch keine Flanke ist.
Gast
#423918
Das Thema hatten wir schon mal, sieh mal ins hiesige wiki: http://www.mikrocontroller.net/articles/VHDL Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
Anzeige
|
