Platinen für Loks erstellen

OP #7515746
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Hallo zusammen,

ich möchte gerne folgende Platine mit Eagle 7.2.0 erstellen und dann über JLCPCB erstellen lassen.

Die Grundform und das runde Loch in der Platine bekomme ich soweit hin (zu mindestens wird mir dies im 3D-Viewer so angezeigt.

Das andere Loch habe ich mit einem Rechteck und einem Kreis erst einmal gezeichnet. Alles liegt im Layer 20 Dimension.

Den Schnittstellenstecker habe ich aus einer LBR hier von https://www.opendcc.de/info/eagle/eagle_libs.html.

Wie kann ich nun die offenen Leiterbahnen so zeichnen, dass die Platine ohne Lötstoplack bei JLCPCB erstellt wird und auch das zweite Loch mit erscheint?

Habe leider im Netz nichts passendes gefunden.

Vielen Dank

Volker

Angehängte Dateien:
OP #7516396
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Hallo Rainer,

genau das.

Auf den Originalplatinen gibt es keine Lötstoplackbereiche.

Habe das gerade mal getestet. Das Rectangle liegt jetzt im Layer 29. Wenn ich das jetzt bei JLCPCB hochlade, dann wird es in der ersten Vorschau richtig angezeigt. Wenn ich dann aber den Viewer einschalte, dann stimmt die Anzeige nicht mehr.

Die Dateien erstelle ich mit dieser CAM (siehe Anhang). Die CAM habe ich extra mit einem Schreibschutz versehen, damit ich mir hier nichts kaputt machen kann. Danach starte ich noch eine Batchdatei mit folgendem Inhalt

@echo off set AnzVerz=4 set "AVerz=%~dp0" REM Ergebnis: U:\Platinen\eagle\Adapteranschlussplatinen zum schnellen anstecken\2polig RM 2,54 mm

@echo Aktuelles Verzeichnis ist: %AVerz%

for /f "tokens=1,%AnzVerz% delims=" %%a in ("%AVerz%") do ( set "UVerz1=%%b" ) @echo Das letzte Verzeichnis heisst %UVerz1% REM Ergebnis 2polig RM 2,54 mm

REM @echo %0 liegt in %~dp0

set "UVerz2=Gerber"

@echo Verzeichnis %AVerz%%UVerz2% wird erstellt mkdir %UVerz2% cd %UVerz2% del . cd ..

@echo Aktuelles Ziel-Verzeichnis ist: %AVerz%%UVerz2% @echo on move *.dri "%AVerz%%UVerz2%" move .g "%AVerz%%UVerz2%" move *.xln "%AVerz%%UVerz2%"

cd %UVerz2% "C:\Program Files\7-Zip\7z.exe" a -t7z "%AVerz%%UVerz2%%UVerz1%.zip" "%AVerz%%UVerz2%*.*"

pause

Diese liegt im Verzeichnis, wo auch der Schaltplan und das Board drin stehen. Aus dem Unterverzeichnis Gerber verschiebe ich dann die ZIP-Datei nach JLCPCB.

Wie sieht die Lösung für mein zweites Problem aus? Wie bekomme ich ein zweites Loch hin?

Gruß

Volker

#7516671
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Ich teste meine Platinen immer mit gerbv, den gibt es seit langem für Linuxe, aber auch als Beta für Windows. Falls Du kein Linux hast, besorge Dir ein Live-Linux und boote es vom USB-Stick, starte die Konsole und gibt folgende Befehle ein:

1
sudo apt update
2
sudo apt install gerbv
3
gerbv
OP #7527043
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Hallo zusammen,

habe meine Platinen gestern bekommen.

Leider sind die großen Lötflächen nicht drauf. Die Stellen sind kpl. blank.

Durch ein anderes Projekt bin ich gerade drauf gestoßen, die Lötflächen mit der Rechteckfunktion wie gehabt zu zeichnen und dann im Layer 1 bzw. 16 zupacken. Dann habe ich dort das Rechteck noch einmal kopiert und ein wenig größer gezogen. Dieses Rechteck kommt dann in den Layer 29/30 TStop bzw. BStop, so dass jetzt im das Lötpad eine schraffierte Fläche entsteht.

Wenn ich das Ganze dann in den Viewer packe, dann sieht es eigentlich ganz gut aus.

Melde mich dann noch einmal, wenn die Korrektur zurück ist.

Gruß

Volker

#7527247
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Volker B. schrieb:

Leider sind die großen Lötflächen nicht drauf. Die Stellen sind kpl. blank.

Durch ein anderes Projekt bin ich gerade drauf gestoßen, die Lötflächen mit der Rechteckfunktion wie gehabt zu zeichnen und dann im Layer 1 bzw. 16 zupacken.

Äh. Ja. Wenn die Kupferlayer (1+16) leer sind, dann ist dort auch kein Kupfer. Der Hersteller hat dann also genau das gemacht, was du durch die Gerberdaten von ihm wolltest.

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