Altium vs JLCPCB Impedance Matching

Bert S. OP #7854478
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Hi,

Ich blicke gerade nicht durch, wo der Fehler beim Impedance Matching im folgenden liegt:

Habe den Layer Stack von JLCPCB (JLC04161H-3313) genommen und diesen in Altium übernommen. Wenn ich nun S50 und D100 berechnen lasse, dann bekomme ich trotz gleichen Parametern wesentlich unterschiedliche Trace Width.

S50:

  • Altium: 0.17065mm
  • JLCPCB: 0.1565mm

D100:

  • Altium 0.14mm bei 0.2032mm gap
  • JLCPCB 0.1217mm bei 0.2032mm gap

Jemand eine Idee, wo der Fehler liegt?

JLCPCB Calculator: https://jlcpcb.com/pcb-impedance-calculator

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Gerhard H. #7854551
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Die Werte von JLCpcb sind jedensfalls bemerkenswert genau. Für 50Ohm-Microstrip in deren 4-Lagen-Billigprozess kommen 11.5 mil auf dem top layer heraus wenn die Lage 2 GND ist.

Ich konnte auf dem üblichen 10*10 cm2 -Board 4 Stück LMX2595- Snthesizer unterbringen und noch einige Teststrukturen. Die habe ich dann mit dem TDR vermessen. Der Microstrip ist im TDR-Bild zwischen den Zeitmarken 7 und 8.

Die beiden Eselsohren/Teufelshörner sind die SMA-Übergänge. Die sind jetzt leicht überkompensiert. Beim ersten Versuch waren die Mittelleiter der SMAs zwar bequem zu löten, aber viel zu groß. Das gab Z-Einbrüche auf der transmission line die man nicht hinnehmen konnte. (bis 20 Ohm runter)

Die Leitung ist geringfügig schmaler als errechnet (10.? mil) weil ich eigentlich sehen wollte ob ich schadlos aus einem BGA herausrouten kann. Man sieht, dass die TRL geringfügig hochohmiger ist als das Semi-Rigid-Kabel (1 Pixel im Bild)

Die Ecken und Kurven der TRL sind auch nicht wirklich tragisch.

Gruß, Gerhard

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