Hi,
habe hier eine SDR Platine, welche einen EP4CGX150F896 (270 i/o´s) als FPGA einsetzt. Bei diesem ist (mindestens) eine Signalleitung fehlerhaft. Durch leichten Druck auf die Ecke vom FPGA wird das Signal wieder stabil. (Pin AK29, Seite 5/P3-3 lt. Schaltplan)
Kurz zur Erklärung, der FPGA benutzt eine interne PLL um ein 122.88Mhz Signal eines OCXO genau zu halten, dafür werden extern 10Mhz als Referenz zugeführt und über eine Regelspannung die 122,88Mhz des OCXO konstant gehalten. (Siehe dazu Schaltplan Seite 9, Signalleitung FPGA_PLL, ENC+ und ENC-, Seite 5 P3-8, 125Mhz)
Auf dem FPGA befindet sich ein aufgeklebter Kühlkörper, als Hinweis.(könnte für die Verarbeitung ungünstig sein)
Ich suche auf diesen Weg eine Firma oder Hinweise an wen ich mich wenden kann.
Ich möchte kein "Backen" oder sonst sowas, es soll ordentlich gemacht werden, meine Fähigkeiten/Erfahrungen sind dafür ungenügend.
Vielleicht findet sich jemand.
Noch was, ich will das nicht geschenkt haben, gute Arbeit verdient eine gute Bezahlung, das ist mein Motto...
Falls noch Informationen Fehlen, werde ich diese natürlich nachreichen.
mfg René



