Gast
#474656
Hallo, ich habe vor kurzen ein Spartan-3E Board erworben und versuche ein erstes Projekt in VHDL auf das Board zu implementieren.Leider funktioniert es nicht wie erhofft.Im Projekt handelt es sich um einen einfachen Zähler bei dem einfach ein paar LED's brennen sollten: entity counter is Port ( CLOCK : in STD_LOGIC; COUNT_OUT : out STD_LOGIC_VECTOR (3 downto 0)); end counter; architecture Behavioral of counter is signal count_int : std_logic_vector(3 downto 0) := "0000"; begin process (CLOCK) begin if CLOCK='1' and CLOCK'event then count_int <= count_int + 1; end if; end process; COUNT_OUT <= count_int; end Behavioral; In der ISE-Software(8.1)funktioniert auch der gesamte Design Flow,von der Testbench bis zur Implementierung u.s.w.Also kann der Fehler eigentlich nur daran liegen,das ich die Pins und CLK falsch anspreche. Auf dem Board sitzt ein xc3s500e-,Package:FG320.Laut Excel Tabellen von Xilinx lauten die Pin Namen für CLK:T10,Count_out(0-3):F12,E12,E11,F11. Kann mir jemand mit dem gleichen Board schreiben ob das richtig ist,oder welche Portbelegung er für so ein VHDL wählen würde. Danke im voraus