Wie designe ich dieses case am besten?

Eine erste Verbesserung ergibt sich,
wenn außen die Case-Anweisung steht,
und dann in den einzelnen Fällen RW gecheckt wird,
bzw. bei den Fällen, die gleich sind, wird es halt weggelassen.

Ob es wirklich einen Unterschied macht ob das iF oder das Case außen 
steht ist sehr fraglich, da letztentlich in der Hardware die Signale in 
der gleichen Art verknüpft werden müssen.
Das RW wird in Hardware nicht vorher, sondern gleichzeitig mit DP_M 
geprüft.

Eine Einsparung ergibt sich nur, wenn Du dem Compiler mitteilen kannst, 
daß bestimmte Kombinationen nicht relevant sind, z.B.

case Adr is
   when "00" =>
      Data <= "0000";
   when "01" =>
      Data <= "0100";
   when others =>
      Data <= "----";   -- don't care
end case;

Grüße
Klaus

Es gibt einen großen Unterschied!
Hier die Werte nach der Synthese für If außen,
in Klammern dahinter sind die Werte bei Case außen:

Number of Slices:                     306  out of    768    39%  (251)
Number of Slice Flip Flops:           398  out of   1536    25%  (354)
Number of 4 input LUTs:               391  out of   1536    25%  (299)
Number of bonded IOBs:                 71  out of    124    57%  (66)
IOB Flip Flops: 30
Number of GCLKs:                        4  out of      8    50%


Timing Summary:
---------------
Speed Grade: -4

Minimum period: 14.544ns (Maximum Frequency: 68.757MHz) (88.921MHz)
Minimum input arrival time before clock: 10.171ns (9.158ns)
Maximum output required time after clock: 9.322ns (9.322ns)
Maximum combinational path delay: 12.518ns (14.106ns)