Gast
#642181
Hallo Ich möchte in einem STD_LOGIC_VECTOR(37 downto 0) gezielt Bits setzen und rücksetzen. Habe dafür folgendes gewählt: if XA_4 = '1' then stat_reg(4)<='1'; else stat_reg(4)<='0'; end if; Wenn ich mir die ganze Sache nun in Modelsim betrachte werden jedoch die Bit's nur in einen undefinierten Zustand gehoben (X) --> jedoch nicht '1' Woran kann das liegen? Ist der Ausdruck stat_reg(4)<='1' falsch? (Was auch möglich wäre, wäre das stat_reg mittels einer Maske logisch oder zu verknüpfen. So könnten die Bits auch gesetzt / rückgesetzt werden.)