Quartus II Simulation Input File

Sergei Gast #658027
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Hallo zusammen
Ich hab schon mein erstes Verilog Programm geschrieben, und ich möchte 
es gern simulieren. leider geht es nicht ich bekomme immer die Meldung 
"no simulation input file assignment specified on simulator page of the 
settings dialog box".
Was soll ich tun?
Sergei
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----- Gast #658893
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Diese Datei musst du schon selbst schreiben oder zeichen, es beinhaltet 
den Testablauf. Ich würde aber den Altera eigenen Simulator nicht 
verwenden, sondern gleich mit Modelsim arbeiten. Modelsim kannst du 
gratis von Altera herunterladen.
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