Lookuptable in Quartus

Xilinx erzeugt bei mir keine Lookup-Table in einem BlockRam, sondern ein 
16x7-Bit ROM, welches aus sieben gewöhnlichen 4-Bit-LUTs aufgebaut ist
(aus "Design Summary": Number of 4 input LUTs : 7).

Quartus benutzt dafür auch sieben 4-Bit-LUTs (aus "Flow Summary": Total 
Logic Elements: 7).

Das was Du in den RTL-Viewern siehst, ist nicht die niedrigste Ebene.

Was mir bei Quartus aufgefallen ist, ist dass es Deine when-else-Kaskade 
wohl tatsächlich als Prioritätslogik umsetzt und nicht optimiert.
Du kannst stattdessen ein "select ... with" benutzen oder eine 
case-Anweisung.

Das Grundelement für logik ist bei Xilinx eine LUT mit 4 Eingängen, bei 
Altera mit 6 Eingängen. In einem Altera kann man also breite Logik bauen 
ohne BRAM's zu "verschwenden". Ob die erwähnten Muxer wirklich Muxer im 
Silizium sind oder nur Library elemente die in die 6-LUT abgebildet 
werden kann ich nicht sagen.

Schalter für das mapping (ob das mit BRAM,Muxer oder anderen Primitiven 
gemacht wird) findest du bei Xilinx beim synthesetool (XST) und 
teilweise beim Mapping. Bei Qartus sollte der interessierende prozeß 
auch Mapping heissen.

6-Bit-LUTs haben bei Altera nur die Stratix III.
Und Muxer werden immer nur auf LUTs abgebildet.

Zunächst danke für die Antworten.

Meine Frage bei der ganzen Sache ist ja weniger wie ein Muxer dann
im FPGA realisiert ist. Ich hätte (als VHDL-Anfänger) halt erwartet
das die Software eine Lookuptable irgenwie cleverer hinbekommt als
in Form von 16 verketteten Multiplexern, wo dann jeweils der ausgewählte
Wert in die Kette 'eingespeist' wird.

Jens

Wie gesagt, wenn Du statt when-else ein with-select benutzt, macht er 
Dir eine ideale Implementierung daraus: sieben 4-Bit-LUTs.
Im RTL-Viewer werden diese dann als MUX bezeichnet.

@Xenu:

Das werde ich heute Abend mal probieren.

Jens

"Lookuptable irgenwie cleverer hinbekommt"

Es wird wie beschrieben umgesetzt, VHDL als Beschreibungssprache 
überläßt die Optimierung zu großen teil dem Designer. Was ja auch 
verständlich ist, das es im FPGA Entwurf mehrere, zum teil 
widersprechende Optimierungsziele gibt (Taktung,Verbrauch an den 
jeweiligen FPGA resourcen,Stromaufnahme etc). Z.B. wird sich der 
designer mächtig ärgern, wenn er nach der Synthese
einen IP-Core einbindet der 2 BRAM's einbinden will, aber die synthese 
alles BRAM's für FSM oder Muxer verbraten hat um slices zu sparen.

@FPGAküchle:

Das klingt plausibel, nur tue ich mich im Moment sehr schwer
vorherzusehen was die Tools aus den jeweiligen VHDL-Konstrukten
erzeugen. Deshalb ja auch der blick in RTL-Darstellung. Bis
jetzt habe ich leider auch kein Buch gefunden, welches bei
dieser Frage weiterhilft. Wobei, die Frage nach einem guten
Buch ist sowieso ein anderes Kapitel.

Im Moment habe ich einfach das Gefühl das es nicht genügt VHDL
zu können, man sollte auch noch für eine ganze Reihe von
typischen Konstrukten wissen was die Tools dann daraus erzeugen.

Jens

Hallo Jens,

baue das ganze mal mit dem CASE Befehl auf. Dann sieht die Sache 
bestimmt besser aus und du bekommst keine prioritaeten hinein.

Stefan

@All:

Ich habs gestern Abend mit with...select probiert und da
sieht das Ergebniss gut aus. Ich habe dann noch eine Weile
herumprobiert und dabei ist mir aufgefallen das Quartus
im RTL-View mit Vorliebe Vergleicher einbaut, auch wenn
ein UND über den Vector reichen würde. Ist das nur um
die Übersicht im RTL-View zu erhöhen oder wird dann am
Ende wirklich ein Vergleicher implementiert?

Jens

Wie Quartus die MUX am Ende realisiert, lässt sich mit den 
setup-Einstellungen beeinflussen. "Restruture Multiplexers" z.B. 
optimiert die auf Fläche / Resourcen.