Forum: FPGA, VHDL & Co. Vorgehensweise "assign package pins" mit ISE / PACE


von Patrick S. (disco_stenz)


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Hallo Männers,

Baue mir gerade eine ISA Bus Karte zum Ausgeben von PWM's und Einlesen
von Inkrementalsensor Signalen unter Simulink/XPC Target zusammen.
Ich möchte die Platine mit mehreren XC9572'er aufbauen (jeder CPLD 
bekommt Daten-Bus, Adress-Bus und Signal IO). Um das Design möglichst 
generisch zu halten und das Routing der Platine zu optimieren, würde ich 
gerne den Daten-,  Adress-Bus und Signal I/O immer auf den gleichen Pins 
haben, unabhängig von der jeweiligen Funktion des CPLD's.
Habe bis jetzt nur die Information von XILINX gefunden, das man die 
Zuordnung der IO's wenn möglich dem Fitter überlassen sollte.
Nun zu meiner eigentlichen Frage:
Sollte ich die Pinbelegung dem Fitter überlassen oder kann man 
(natürlich auf Kosten der Performance) die IO's mehr oder weniger 
beliebig verteilen (fehlerfreies Durchlaufen des Fitters vorausgesetzt) 
?

Danke für Eure Hilfe.

Gruss, Patrick

von Falk B. (falk)


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@ Patrick Sausen (disco_stenz)

>Sollte ich die Pinbelegung dem Fitter überlassen oder kann man
>(natürlich auf Kosten der Performance) die IO's mehr oder weniger
>beliebig verteilen (fehlerfreies Durchlaufen des Fitters vorausgesetzt)
>?

Naja, lass den Fitter erstmal durchlaufen und nutze dann die von ihm 
gewählte Konfiguration der Bussignale.

MFG
Falk

von Patrick S. (disco_stenz)


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Hallo Falk,

das klingt aber eher nach einer Empfehlung. Vielleicht sollte ich die 
Frage anders stellen:
Was spricht ausser Performance- und Laufzeit Nachteilen noch gegen eine 
"manuelle" Zuordnung der IO's ?

Gruss, Patrick

von Falk B. (falk)


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@ Patrick Sausen (disco_stenz)

>Was spricht ausser Performance- und Laufzeit Nachteilen noch gegen eine
>"manuelle" Zuordnung der IO's ?

Wenn man Pech oder keine Erfahrung hat legt man die Pins so ungünstig, 
dass der CPLD in bestimmten Fällen nicht voll genutzt werden kann, weil 
das Routing bzw. die Produktterme erschöpft sind.

MFG
Falk

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