Max5400 digital Poti

DIN ist DataInput
wenn /CS LOW wird, dann werden die Daten in den Register vom Poti 
übertragen

um die Daten zu übergeben, brauche ich den SCLK. Wie kann ich den SCLK 
erzeugen? Muss ich das manuel machen, d.h. einen Port für 8 Zyklen immer 
von LOW auf HIGH und von HIGH auf LOW setzten?

Wie sieht der Bitmuster für 1,2k aus? 1200 wäre 100 1011 0000 aber es 
existerit nur ein 8-bit Register.

@ Roland T.
>Kannst Du Englisch lesen?
ja kann ich :-D

ich habe das Datenbaltt durchgelesen, mir war aber nicht klar woher ich 
den SCLK nehmen muss.

also doch einfach einen Port nehmen und für Bits immer wieder 
inbertieren, bis die Daten in den Register gespeichert sind.

Aber eins habe ich immer noch nicht raus:
Wie kann ich den Widerstandswert einstellen? Ich meine welcher Bit 
entspricht welcher Zahl?

Vielen Danke Roland...

Ich danke dir viel Mals :-)

wäre das eine "gute" Lösung?:

1

poti_val = 0x06; // 6 x 196.1 Ohm = 1176.6 Ohm

2

3

CS_Clr(); // CS auf LOW

4

5

for(i=0; i<=7; i++) // Byte übertragen

6

{

7

  DIN_PutVal( (bool)(poti_val >> (7-i)) ); //wenn 0 LOW, wenn 1 HIGH

8

  SCLK_Set(); // CLK auf HIGH

9

  SCLK_Clr(); // CLK auf LOW

10

}

11

CS_Set(); // CS auf HIGH

korrigiert:

1

poti_val = 0x06; // 6 x 196.1 Ohm = 1176.6 Ohm

2

3

CS_Clr(); // CS auf LOW

4

5

for(i=0; i<=7; i++) // Byte übertragen

6

{

7

  DIN_PutVal( (bool)(0x01 && (poti_val >> (7-i))) ); //wenn 0 LOW, wenn 1 HIGH

8

  SCLK_Set(); // CLK auf HIGH

9

  SCLK_Clr(); // CLK auf LOW

10

}

11

CS_Set(); // CS auf HIGH

dann gehe ich davon aus, dass das die "gute" Lösung ist.
Aber eins muss man noch beachten. und zwar die HIGH- und LOW-PegelZeit 
vom CLK.

im Datenblatt steht 40ns für HIGH und 40ns für LOW aber die Zeit für 
eine Periode soll 100ns nicht unterschreiten.

bei 32MHz Prozessor-Taktfrequenz dauert ein HIGH-/LOW-Pegel 31,25ns. 
Wenn ich davon ausgehe (und das weiß nicht, ob das stimmt), dass ein 
Port in einem Takt geschaltet wird, dann wäre folgender Vorgang nicht 
ganz richtig:

1

  SCLK_Set(); // CLK auf HIGH

2

  SCLK_Clr(); // CLK auf LOW

in 2 Takten schalte ich den Ausgangsport auf HIGH und zurück auf LOW. 
bei 2 Takten wären das 62,50ns (also die 100ns Bedingung nicht erfüllt)

Daher füge ich NOP's ein und die Sache wäre geklärt :-)

1

  SCLK_Set(); // CLK auf HIGH

2

  NOP:

3

  SCLK_Clr(); // CLK auf LOW

4

  NOP

2 Takte bleibt der Port auf HIGH (also für 62,50ns) und 2 Takte bleibt 
es auf LOW (hier auch 62,50ns) -> eine Periode: 62,50ns + 62,50ns = 
125ns

Du hast ja so recht, genau auf so eine Antwort habe ich die ganze Zeit 
erwartet.

Jetzt mache ich es mir der SPI-Schnittstelle :-)