>--Hast du in der Simulation das delay des Flashs (70 ns)
>--berücksichtigt ?
>Wo kann ich das in der Simulation berücksichtigen. Ich habe einfach nur
>Werte auf data_i gesetzt. Die Werte kommen auch auf den Ausgang nur um
>einen Takt verschoben.
Ahh ich glaube hier kommen wir eher weiter..
Bau dir einfach ein kleines Flash Model z.B: sowas
(schnell mal aus der ISE-XST Doku Chapter 2: XST HDL Coding Techniques)
[VDHL]
architecture xxx of deiner_testbench is
... andere deklarationen ...
addr : in std_logic_vector(viel downto 0); -- flash addressleitung
data : out std_logic_vector(7 downto 0)); -- flash datenausgang
type rom_type is array (sogrossduwillst downto 0) of std_logic_vector (7
downto 0);
signal ROM : rom_type:= (X"0A", X"03", X"01", X"00",
... soviel du willst und was du willst....
X"0D", X"41", X"01", X"0D");
begin
data <= ROM(conv_integer(addr)) AFTER 70 ns; <-- hier ist der delay
... mit deinem code verbinden
... rest der testbench ...
end xxx;
[/VHDL]
>--Oder Eventuell sind die IOs zu langsam:
>--Wie hast du die Flash Adressausgänge constraint ?
>-- (Pin Constrains: Slewrate und Drive?)
>Was meinst du damit?
a): im UCF File kannst du verschiedene Eigenschaften der Pins
einstellen z.B Output Treiberstärken, das sieht dann so aus:
NET "led" LOC = P11 | DRIVE = 8; -- 2,4,8 ... 20
Die möglichen Werte stehen dann im FPGA_Datenblatt des jeweiligen
Bausteins.
(und lies mal das ISE Manual-Constraints Guide).
>--Benutzt der Router die IO-Flipflops ?
>Wie kann ich das herausfinden?
mit dem "fpga_editor" (Place und Route Resultate ansehen)
