Hallo zusammen,
ich versuche grade den UDP-IP Core von Opencores zu implementieren.
Dieser ist jedoch in VHDL geschrieben und ich arbeite mit Verilog.
Bisher stellte das nie ein Problem da.
Nun schmeißt mir ISE aber eine Fehlermeldung raus, nach der es einen
(bzw. mehrere) Ports nicht erkennt.
1 | ERROR:HDLCompiler:267 - "<platzhalter>\Top.v" Line 335: Cannot find port control on this module
|
Der besagte control Port wird im UDP-IP Core Wrapper wie folgt
beschrieben:
1 | control : in udp_control_type;
|
udp_control_type wird über ein VHDL Package eingebunden.
Was könnte ich falsch machen? Alle "normalen" Ports wie
STD_LOGIC
oder
STD_LOGIC_VECTOR
werden einwandfrei erkannt. Lediglich die selbst definierten Ports
werden nicht erkannt.
Danke im voraus.
PS: Angehängt sind der UDP-IP Wrapper und das VHDL Package in welchem
die Ports definiert sind.
