[VHDL] endl. Automat

BuTze Gast #388349
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hi!

ich würde gerne einen Counter als endlichen automaten in VHDL
realisieren. Beim Compilieren bekomme ich jedoch immer folgenden
Fehler:

ncelab: *E,CSGMSS: multiple sources for unresolved signal: NEXT_STATE
[4.3.1.2].
           Building driver for signal :COUNTER_TB:DUT:NEXT_STATE from
process: :COUNTER_TB:DUT:REG:


mit dem kann ich leider nichts anfangen. scheint irgendwie so zu sein,
dass mein Automat nicht deterministisch ist, oder seh ich das falsch?

bin hier schon richtig am verzweifeln -  Tante google konnte mir leider
auch nicht weiter helfen :(
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Matthias Gast #388351
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ganz einfach: es darf immer nur ein prozess schreibend auf ein signal
zugreifen, alle anderen dürfen den Wert nur auslesen. Bei dir versuchen
beide Prozesse den Wert des Signals NEXT_STATE zu ändern, und das ist
nicht erlaubt.
Das genaue Problem liegt dabei in folgender Zeile:
    else NEXT_STATE <= CURRENT_STATE;  --akt. zustand in Next_State und
idlen
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