Gast
#465029
Hallo, bin gerade dabei ein Programm welches in Verilog geschrieben wurde in VHDL umzuschreiben und bin an eine Stelle gerade die ich nicht wirklich verstehe. Verilog Code: >>IBUF_LVCMOS25 SW0 (.I(dip_switches[0]), .O(dipsw[0])); >>-- synthesis attribute LOC of SW0 is R4; das ist ja ein sogenannter "Input buffer" und wenn ich im user guide nachschaue müsste ich diese Zeilen so übersetzen: component IBUF -- synthesis translate_off generic ( IOSTANDARD: bit_vector := "LVTTL"); -- synthesis translate_on port (O : out STD_ULOGIC; I : in STD_ULOGIC); end component; attribute IOSTANDARD : string; attribute IOSTANDARD of IBUF_LVCMOS25 SW0 : label is "LVTTL"; IBUF_LVCMOS25 SWO : IBUF -- synthesis translate_off generic map ( IOSTANDARD => “string_value”) -- synthesis translate_on port map (O => dipsw(0), I => dip_switches(0)); Erstmal verwundert mich der Zeilenunterschied der beiden Sprachen und dann ist ja das synthese attribute in Verilog R4 und kein string. Ist damit ein PIN LOC eines PE Models gemeint? Wie muss ich dann diesen Teil umschreiben. Danke unwissender_neuling