Jan schrieb:
> Ich habe einen Logic-Level NMOS, bei dem ich dv/dt im Datenblatt nicht
> finden kann.
Warum sollte deiner Meinung nach ein solcher Wert im Datenblatt stehen?
Und für welche zwei Anschlusse eigentlich?
> Gate ist mit Drain verbunden.
> Jetzt nehme ich ein Netzteil, stelle 20V, 1A ein und schliesse Plus an
> Drain an und Minus an Source. Kurz: Source hat jetzt theoretisch(!) -20V
Wieso hat Drain -20V? Am MOSFET beziehen sich alle Spannung
üblicherweise auf Source. Also hat Source 0V und Drain (und weil
verbunden: auch Gate) kann im Prinzip für einen Moment auf +20V liegen.
Zumindest so lange, bis der MOSFET die ausgangskapazität des Netzteils
entladen hat und die Strombegrenzung bei 1A greift.
> In Wirklichkeit steigt Vgs
> natürlich erstmal an und dadurch öffnet sich der FET und es fliesst ein
> Strom. Die Strombegrenzung des Netzteils greift ein und die Spannung
> sinkt. Das ganze passiert binnen ns.
Eher µs bis ms. Wie groß ist die Ausgangskapzität deines Netzteils? Wie
schnell reagiert die Strombegrenzung?
> Meine Frage ist, ob das nicht dazu führt, dass der FET kaputt geht.
Warum sollte er deiner Meinung nach kaputt gehen?
> Öffnet sich der FET schnell genug? Oder liegen da für einige ns wirklich
> -20V an Vgs an, die dann das Gate irgendwann sprengen könnten?
Wegen zu hoher U_gs? Weil er laut Datenblatt maximal ±15V (gepulst)
verträgt? Eher nicht. 20V dürften noch im Sicherheitsbereich liegen.
Am wahrscheinlichsten ist, daß du mit diesem test den MOSFET thermisch
zerlegst. U_gs_th ist typisch 1.7V (für I_d=1mA). Damit die
eingestellten 1A fließen können, wird der MOSFET über den Daumen
vielleicht 2V Gatespannung brauchen. Weil Gate und Drain verbunden sind,
fallen besagte 2V auch zwischen Drain und Source an und der MOSFET
verheizt 2W. Nackt in der Luft hängend verträgt er das nur sehr kurz.
> Ich weiss nicht, wie ich sowas als Schaltplan zeichnen soll.
> Ich habe ja nur einen FET.
Das ergibt keinen Sinn. Natürlich könntest du besagte Testschaltung als
Schaltplan aufzeichnen.
> Falls jemand fragt, warum ich das mache: Es ist ein isoliertes Problem
> einer grossen Schaltung, in der sowas passieren kann, weil ein
> Stromfluss in beide Richtungen möglich ist.
Das ergibt auch keinen Sinn. Erklär halt dein richtiges Problem.
Wenn du Bedenken hast, daß U_gs zu groß werden könnte: zwei Z-Dioden
antiseriell zwischen Gate und Source und dazu noch ein Widerstand in der
Zuleitung zum Gate. Und fertig die Laube!
