Bei CMOS Logik muss jeder Eingang an einen klaren Pegel (L oderH) angeschlossen sein.
Gründe:
ein offener Eingang ist so hochohmig, dass er eine zufällig auf ihn gekommene Spannung (Einschaltimpuls oder dgl.) für unangenehm lange Zeit speichern kann.
Das Logikelement besteht aus einem Komplementär-Mosfet-Paar. bei klarem L oder H ist immer einer der beiden Fets gesperrt und der komplementäre offen. Wenn eine Spannung im Zwischenbereich anliegt, sind u.U. beide FETs "halb" geöffnet, es fließt ein Querstrom durch beide Ts. Das erhöht den Stromverbrauch.
Im Zwischenzustand zwischen L und H kahn eine lineare Verstärkerstufe entstehen, die Ursache von Schwingungen sein kann oder kapazitiv eingefangene Störsignale zu Loginspannungen verstärkt.
Die Ausgänge darf man natürlich nur dann an andre Ausgänge legen wenn diese das gleiche Signal führen (also parallel schalten der vier Teile des 4066, nur dann, wenn auch die Eingänge parallel geschaltet sind)