Ein Flash-Zugriff benötigt 2 Taktzyklen (Bei 48MHZ core clock). Durch einen prefetch-Buffer im Flash Controller können dieses teilweise versteckt werden, so dass man compressed instructions in einem Taktzyklus ausführen kann.
Taken branchnes sind sehr langsam, da Pipeline und prefetch-buffer neu gefüllt werden müssen.
Code-Zugriffe aufs SRAM benötigen nur 1 Takt, allerdings scheint es hier keinen prefetch-buffer zu geben.
Zugriffe auf GPIO belegen den AHBI-Lite Bus, an dem auch das SRAM hängt, dadurch benötigen Speicherzugriffe (und GPIO) immer zwei Zyklen.
Ich hatte gehofft, dass es beim CH32V003 möglich ist, GPIOs mit einem Taktzyklus zu togglen. Leider scheint das nicht möglich zu sein (bzw. nur bei 24MHz core clock).
Die neueren CH32V002/006 haben ein Flash waitstate mehr und sind daher noch langsamer.
Ich hatte gehofft, dass es beim CH32V003 möglich ist, GPIOs mit einem
Taktzyklus zu togglen. Leider scheint das nicht möglich zu sein (bzw.
nur bei 24MHz core clock).
Von dieser Idee wirst du dich bei allen neueren Teilen die mit >20Mhz arbeiten, verabschieden koennen. Einfach weil das Flash zu lahm ist und deshalb heute Cache standard geworden ist.
Die neueren CH32V002/006 haben ein Flash waitstate mehr und
sind daher noch langsamer.
Also DAS finde ich beaengstigend. Das sagt mir naemlich das sie gemerkt haben das es bei aelteren Teilen ein Problem gab und das da was im Errata stehen sollte...
Die neueren CH32V002/006 haben ein Flash waitstate mehr und sind daher
noch langsamer.
Die CH32V002 haben einen V2C-Core, die CH32V003 einen V2A-Core. Ähnliche Kategorie, vermutlich haben sie das noch mehr auf Kosten und Ausbeute getrimmt. Denn das dürfte ja der Hauptgrund sein warum man die nimmt.
Hast Du zufällig noch eine Nummer größer da um zu vergleichen wie es da dann aussieht? Also z.B. der CH32X035, das wäre ein V4C-Core.
Also DAS finde ich beaengstigend. Das sagt mir naemlich das sie gemerkt
haben das es bei aelteren Teilen ein Problem gab und das da was im
Errata stehen sollte...
Muss nicht sein. Wie ich oben schrieb ist das ein anderer Core. Und der kann durchaus absichtlich so entwickelt worden sein um z.B. die Kosten zu drücken oder die Ausbeute zu erhöhen.
Ich hatte gehofft, dass es beim CH32V003 möglich ist, GPIOs mit einem
Taktzyklus zu togglen. Leider scheint das nicht möglich zu sein (bzw.
nur bei 24MHz core clock).
Von dieser Idee wirst du dich bei allen neueren Teilen die mit >20Mhz
arbeiten, verabschieden koennen. Einfach weil das Flash zu lahm ist und
deshalb heute Cache standard geworden ist.
Bei der Ausführung aus dem SRAM spielen Waitstates keine Rolle. Was beim CH32V003 ungünstig ist, ist dass der Prefetech-Buffer Teil des Flash-controllers ist.
Also DAS finde ich beaengstigend. Das sagt mir naemlich das sie gemerkt
haben das es bei aelteren Teilen ein Problem gab und das da was im
Errata stehen sollte...
Vermutlich haben sie eine andere Technologie genutzt, um den Die weiter zu shrinken.
Interessant, dass so viele Bondpads genutzt werden, obwohl ist sich nur um einen 8-pinner handelt. Es werden also offensichtlich einige IO Pins kombiniert.
Teilweise werden es Versorgungspotentiale sein, die mehrfach kontaktiert wurde.
Bei den anderen Kontakten könnte es sein, dass IOs zusammengefasst wurden. Es könnte sein, dass IOs auf Bezugspotential gelegt wurden. Und es könnte sein, dass man über einen oder zwei Bonddrähte eine Konfiguration eingestellt hat. Schwer zu sagen...
Interessant, dass so viele Bondpads genutzt werden, obwohl ist sich nur
um einen 8-pinner handelt. Es werden also offensichtlich einige IO Pins
kombiniert.
Beeindruckend, wie weit der CH32V002 optimiert wurde. Die Pads scheinen wirklich extrem schmall zu sein. Habe noch nie 12 pads an einer 0.8mm seite eines dies gesehen.
Die balls sehen auch sehr merkwürdig aus. Sind da Al-wires?
Die Bondpads sind ungefähr 50µm x 60µm groß. Das ist schon stark optimiert.
Aluminium-Bonddrähte würden mich wundern. Ich würde dagegen auf Kupfer tippen. Die Farbe könnte durch Oxidation entstanden sein. Schließlich öffne ich die Teile thermisch.
Die beiden Blöcke links auf dem MCU-die scheinen mir etwas groß für den ADC zu sein. Evtl. handelt es sich hier einfach um einen aufgedoppelten Block aus peripherie und SRAM? Man kann nämlich sehen, dass sich zwischen F6 und F8/C8 nicht nur der Speicher, sondern auch viele Funktionsblöcke verdoppeln.
Ich frage mich, ob sich auf dem Die vielleicht auch eine ARM MCU verbirgt (ähnlich RP2350)? Denn es gibt ja ein identisches ARM CM3 pendant als CH32F203
Ich frage mich, ob sich auf dem Die vielleicht auch eine ARM MCU
verbirgt (ähnlich RP2350)? Denn es gibt ja ein identisches ARM CM3
pendant als CH32F203
Du meinst es wäre möglich dass CH32V203 und CH32F203 ein identisches Die verwenden und nur am Ende der Produktion irgendeine Fuse umgelegt wird und entscheidet welcher der beiden Kerne aktiv wird?
Bin mir nicht ob das bei der kleinen Die-größe geht. Ist ja nicht nur der Core, sondern auch das ganze Routing zu und von der Peripherie.
Aber man könnte natürlich einen CH32F203 aufmachen und vergleichen. Ich hab leider grad keinen zur Hand den ich Richard schicken könnte.
