Hallo zusammen wie kann ich einen Array von std_logic_vectors mit einem bestimmten Wert initalisieren (aktuell mal 0)? Der Grund liegt darin, dass ich zu Beginn der Simulation einen definierten Wert im DP-Ram stehen haben möchte. Danke und Gruess Mario
Gast
#933203
In der Testbench sind doch die In- und Out-Ports als Signale definiert, und denen gibst du einfach Startwerte mit ":= (others => '0')".
Eman wrote: > In der Testbench sind doch die In- und Out-Ports als Signale definiert, > und denen gibst du einfach Startwerte mit ":= (others => '0')". Hallo Eman danke, das stimmt. Würde ich glaub auch so machen. Aber wie gehst Du vor wenn folgendes da steht: type ram_type is array (0 to 2**A'length-1) of std_logic_vector (DI'range); signal RAM : ram_type; Wie initalisiere ich dieses Array per default auf 0 Werte? Gruess Mario
ganz einfach: signal RAM : ram_type := (others => (others => '0'));
Hallo Da Micha Danke für den Tipp. Hab ich wieder mal was über Verschachtelung gelernt. Merci. Gruess Mario