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Forum: FPGA, VHDL & Co. Anfängerfrage zu: VHDL : process


Autor: SilentBob (Gast)
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Hi!

Hab da mal ne Frage zu der Abarbeitung von Prozessen in VHDL.
Wenn ich in einem Prozess (der auf eine Taktflanke wartet, keine 
Sensitivity-List) mehrere IF Abfragen einbaue. Werden diese IF-Zweige 
dann alle gleichzeitig verarbeitet, also wieder parallel oder 
nacheinander gestartet?

Beispielcode:
-- ... Header Kram ...
...
XY : process
begin
wait until risingedge(clk);

   if ( x = '1') then
       ...;
   else
       ...;
   end if;

   if (y ='1') then
       ...;
   else
       ...;
   end if;

   if (z = '1') then
       ...;
   else
       ...;
   end if;

end process XY;

-- Rest des Programms ...

Gibt es da einen Unterschied zwsichen der Abarbeitung in der Simulation 
und der synthetisierten Schaltung auf dem Device?

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Gibt es da einen Unterschied zwsichen der Abarbeitung in der Simulation
> und der synthetisierten Schaltung auf dem Device?
Jein.
Wenn du in der Simulation im Einzelschritt durchsteppst, dann hast du 
inkonsistente Werte, weil du praktisch die steigende Flanke beliebig 
lang machst.

Wenn du die Simulation aber einfach laufen lässt, werden alle Werte 
berechnet, und dann beim nächsten wait zugewiesen. Du siehst dann also 
keinen Unterschied zur realen Hardware.

> Werden diese IF-Zweige dann alle gleichzeitig verarbeitet, also wieder
> parallel oder nacheinander gestartet?
In der Hardware werden sie parallel berechnet.
In der Simulation natürlich hintereinander, die finale Zuweisung erfolgt 
beim nächsten wait bzw. am Ende des Prozesses, wenn der kein wait 
sondern eine Sensitiv-Liste hat.

Autor: SilentBob (Gast)
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@ Lothar

DANKE! Hab auch gerade deine Site gefunden. Seeehr Hilfreich, werd ich 
mich mal durcharbeiten.

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