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[VHDL] Asynchrones FIFO
Gast
#1439671
Hey Habe gestern ein Asynchrones FIFO in VHDL beschrieben und dachte da ich selbst noch keinen Code dafür gefunden habe das ich das mal hier rein stelle! Habe den Code leider nicht Dokumentiert und werde das aber vllt. mal nach holen! Der Code lief bei meinem Tests in nem Spartan3E mit 20 Mhz Lese und 60 Mhz schreib takt ca. 1 Stunde ohne probleme! Würde mich sehr über Kommentare und Anregungen zu dem Code freuen! Gruß Max
Gast
#1439710
Nur Kommentar: > Der Code lief bei meinem Tests in nem Spartan3E mit 20 Mhz Lese und 60 > Mhz schreib takt ca. 1 Stunde ohne probleme! das heißt gar nichts ;-) Es kann gut möglich sein, dass die Tests nicht alle Fälle abdecken... gleichzeitig lesen und schreiben, andere Clock-Verhältnisse und so weiter. Grüße, Kest
Gast
#1440231
Hey Jab da hast du recht doch da ich bis jetzt auch in allem was ich gelesen habe eig. fast nur so eine umsetzung des Problems gesehen habe, denke ich das es scho relativ Stabil leuft. Aber man sollte am besten die ganzen Daten noch durch eine Fortlaufende ID oder so sichern das nicht doppelt ausgelesen wird. Gruß Max Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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