FPSLIC STK594 - Wie Reset abfangen?

PS:
Der Code ist in VHDL geschrieben. (Zusammengewurschtelt triffts wohl
eher :) Anfänger läßt grüßen)

Ist ja schön, dass Du den VHDL source vor Dir hast. Hier im Forum
dürften die Glaskugel garade nicht zur Hand sein ;-)

Sende einfach den relevanten Teil des reset sources. Ansonsten haben
zumindest die Xilinx einen Global Set Reset GSR Pin, da der reset wie
auch der clock intern spezielle "Leitungen" haben.

Viele Grüße
Olaf

Die Frage war ja: Wo kann ich erkennen, daß gerade reset gedrückt wurde.
(Wenn ich das richtig lese in den Schematics: Reset drücken -> Daten
werden vom AT17LV010 Datenspeicher in den FPGA-Teil geschrieben -> Code
legt los).
Jetzt die Frage mal anders formuliert: Kann man irgendwo ablesen, daß
in diesem Moment der Code loslegt? Liegt zB an einem auslesbaren Pin
gerade eine Transition high->low (oder andersrum) an?
Wie ich das sehe, bekommt der FPSLIC seine Reset-info durch Pin 108
(RESET, intern nicht verlinkbar, nicht als abgreifbarer Pin auf dem
Board nach außen geführt) mit anschließendem Laden der Daten über die
Datenleitungen.
Oder reicht es in der port Definition einen port "reset: in
std_logic" zu definieren, dem aber weder per .ict noch per .pin
irgendwas zuzuweisen?

Mir gehts also nur darum: Wo bekomme ich das reset-Signal her. Was ich
machen muß sobald ich es habe, ist mir klar.

Vielleicht ist jetzt klarer geworden, was ich meine :)

Danke,
Bodo