Reset synchronisieren?

2lazy2login Gast #418156
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Hallo,

ich hab da ein merkwürdiges Problem ...
Bei einem VHDL-Projekt, das aus mehrere Komponenten besteht, hab ich
das Problem, dass die Komponenten nicht immer definiert zurückgesetzt
werden. Der Reset ist asynchron und wird von einem externen Pin
"eingelesen" und an alle Komponenten weiterverteilt (auch an alle
Unterkomponenten).

Kann es sein, dass durch Laufzeiten innerhalb des FPGAs die Komponenten
teilweise unterschiedlich geresettet werden und es zu race-conditions
kommt, bei denen es zufällig mal funktioniert und mal nicht?
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Jürgen Schuhmacher Gast #418157
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Wenn der Reset einfach an die Module geführt wird, könnte es theoretisch
sein, daß Kombinatorik, die davon abhängig is, zwar kurzzeitig auf Reset
verweist, um z.B. state machines in den Reset zu schicken, dies dann
aber nicht beim kommenden clock übernommen wird, wenn der REset wieder
verschwindet. Daher muss der Reset ausreichend lang sein. Meistens ist
er das aber. (?)

Taktest Du den Reset ein ?
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2lazy2login Gast #418158
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Der Reset steht sicher ein paar ms an - das sollte wohl kein Problem
sein ...

Ich hab auch schon öfters mal gesucht, ob ich irgendwas nicht
zurückgesetzt habe. Das Seltsame ist ja, dass das Verhalten auf einem
Xilinx Spartan3 zu einem Altery Cyclone identisch ist. Da glaube ich
eher an einen systematischen Fehler ...
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Alexander Lindert Gast #418159
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Ändere einmal alle std_logic auf std_ulogic und std_logic_vector auf
std_ulogic_vector, vieleicht hast du öfters Kurzschlüsse in deinem
Design, falls du casten musst geht das so:
std_ulogic_vector(LogicVector)
Bei unresolved Types findest du die Fehler durch Complier-Errors.
Der asyncrone Reset ist nur für Register gedacht, nicht für irgendeine
Kombinatorik.
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