Moin,
nachdem ich immer noch am Lernen bin bzgl. Lötpasten-Auftrag , Stencils
bzw. der korrekten Vorbereitung der selben in EAGLE
und mir hier
-> Beitrag "[EAGLE] "cream"-Maske -> Stencil-Fertigung"
-> Beitrag "micro USB Buchse Molex --> richtiger Footprint"
schon mal wertvolle Tipps gegeben wurden,
hier nun die nächste Frage zu diesem Themenkreis:
die QFN-Gehäuse
(z.B. 44pin (7x7x1mm) ATMEGA32U4)
haben ja ein untenliegendes zentrales "Thermopad" (GND)...
in Eagle ist das ja zunächst mal einfach nur ein großes Pad auf dem
top-Layer.
- binde ich das jetzt mit vielen kleinen Vias an die nächstgelegene
Masselage an ?
- bei 4-Layer an die innenliegende GND-Lage UND dann zus. noch an eine
gegenüberliegende GND-Lage auf dem bottom-layer ?
- Wie viel Lötpaste kommt dann auf das "Thermopad" drauf (für Reflow)
doch nicht vollflächig, oder ?
Reicht es da, im EAGLE im Pasten-Layer (für den Stencil) so 4 kleine
quadratische Spots zu machen ?
Was sind da eure Erfahrungen ?
Die DK im Thermopad saugen gerne das Lötzinn weg,eine nachträgliche
Kontrolle ist nur schwer möglich (Röntgen).Besser die DK am Rand machen
und mit Lötstop abdecken. Für den Pastenauftrag ist eine Abdeckung von
50-75% üblich.
Das ganze hat aber ohnehin nur Bedeutung wenn wirklich viel Leistung am
Chip verbraten wird.
Grüsse
Dazu gibt es eine Appnote von Amkor, schau mal hier:
http://www.amkor.com/index.cfm?objectid=42EDA4C7-5056-AA0A-E2A372F025BF8729
Vollflächig in der Mitte, wie es Eagle per Default macht, ist ganz
schlecht - da schwimmt dir der Baustein auf, und die äußeren Leads haben
keinen Kontakt mehr. Lieber nur eine kleine Überdeckung, 25%-50% als
Hausnummer.
Je nach Device ist eine gute Masseanbindung des Exposed Pad (d.h. sauber
gelötet und mit Vias auf den Ground Plane angebunden) aber extrem
wichtig. Das Substrat des Dies ist (meistens) auf das Exposed Pad
gelötet oder geklebt, und der IC-Hersteller geht davon aus dass das
Substrat flächig auf Masse liegt. Wenn das Exposed Pad floatet, floatet
das Substrat ggf. mit - das ist so, als würdest du auf der Leiterplatte
die GND-Plane nicht anbinden. Das kann gutgehen, muss es aber nicht.
Max
>Wenn das Exposed Pad floatet, floatet das Substrat ggf. mit
Der gängige Anschluß für das E-Pad und Substrat ist GND. Ich hab aber
noch nie einen IC gesehen, der nicht noch mindestens einen Pin an GND
hatte.So schlimm ist's also nicht. Die Unsitte , die bei manchen
Chipbastelbuden einreisst, ist, auch an normalen OP-Amps E-Pads zu haben
(z.B. LT). Die haben wohl tonnenweise Lead-frames gekauft und verwenden
die einfach für jedes Bauteil mit entsprechend vielen Anschlüssen, egal
ob jetzt Leistungsteil oder nicht. Mir stinkt das ganze ziemlich, weil
ich z.T. Zentrierprobleme beim Bestückautomaten habe.
Grüsse
Gebhard Raich schrieb:>>Wenn das Exposed Pad floatet, floatet das Substrat ggf. mit>> Der gängige Anschluß für das E-Pad und Substrat ist GND. Ich hab aber> noch nie einen IC gesehen, der nicht noch mindestens einen Pin an GND> hatte.
bitte bedenke:
ein Pin an GND oder ein Fläche an GND ist HF-technisch (Störungen/EMV =
HF) etwas völlig anderes ...
Gebhard Raich schrieb:>>Wenn das Exposed Pad floatet, floatet das Substrat ggf. mit>> Der gängige Anschluß für das E-Pad und Substrat ist GND. Ich hab aber> noch nie einen IC gesehen, der nicht noch mindestens einen Pin an GND> hatte.So schlimm ist's also nicht.
Es ist nicht notwendigerweise gesagt, dass die GND-Anschlüsse im IC
intern verbunden sind. Es gibt neuere Package-Konzepte mit GND-Ring oder
Downbond auf das Exposed Pad, das ist aber nicht unbedingt bei allen
Packages der Fall. Worst Case produzierst du GND-Inseln, und die sind im
IC auch nicht besser als auf dem PCB. Von den HF-Auswirkungen, die
Friedo anspricht, ganz abgesehen.
> Die Unsitte , die bei manchen> Chipbastelbuden einreisst, ist, auch an normalen OP-Amps E-Pads zu haben> (z.B. LT).
LT als Chipbastelbude zu bezeichnen ist etwas schräg, bezeichnest du
dann auch BMW als Hinterhofschrauber? Egal, der Hintergrund ist ein
anderer und hängt mit dem Fertigungsverfahren zusammen. QFNs werden ganz
anders hergestellt als z.B. TQFP. Bei TQFP wird jedes Bauteil einzeln
gemoldet.
QFN dagegen wird wie folgt hergestellt:
* Man nehme ein dünnes Kupferblech, auf das z.B. 100 Dies passen, und
klebe es auf eine Trägerfolie (ich stelle mir das immer wie ein dünnes
Kuchenblech vor)
* Dann erzeuge man durch Ätzen daraus die Form, die die QFNs unten haben
- d.h. Leads und Exposed Pads
* Auf die Exposed Pads setze man dann die Dies (Kleben oder Löten) und
bonde die Pads auf die Leads
* Jetzt wird das ganze am Stück gemoldet
* Die Folie wird abgezogen und die Leads und Exposed Pads geplatet (d.h.
es kommt eine dünne Zinnschicht drauf)
* Jetzt erst, als letzter Schritt, werden die Teile durch Sägen
vereinzelt
Es entfallen also alle Biege- und Stanzprozesse, und man kann einige 100
ICs gleichzeitig bearbeiten, anstatt jedes einzeln anfassen zu müssen.
Das ist schlicht billiger, auch weil es den Leadframe im klassischen
Sinne gar nicht mehr gibt.
Darum haben die QFNs und DFNs nur unten Leads und brauchen das Exposed
Pad (sonst hinge die Unterseite des IC in der Luft). Das Ziel ist nicht,
arme Bestücker :) zu ärgern, sondern Package-Kosten zu sparen. Und
gerade bei Kleinvieh kann das Package das Teuerste am ganzen IC sein.
Max
>LT als Chipbastelbude zu bezeichnen ist etwas schräg, bezeichnest du>dann auch BMW als Hinterhofschrauber?
ja und auch Mercedes (fahr selbst einen),Audi... Was produzieren die?
Schrott mit Firlefanz sonst gar nix.
Grüsse
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