Der Spulenstrom (ca. 8 A) entlädt die Switchnode sauber in ca. 30 ns auf 0 V (ZVS funktioniert also eigentlich).
Gleichzeitig wird das Low-Side-Gate kurz auf ca. -5 V gezogen (vermutlich Miller über Cgd).
Die Switchnode bleibt ca. 60 ns bei 0 V. Genau in dem Moment, in dem das Low-Side-Gate einschaltet, steigt die Switchnode aber nochmal auf ca. 400 V an.
Danach zieht der Low-Side-FET die Switchnode hart auf 0 V. Am Low-Side-Gate sieht man dabei einen Einbruch bzw. ein Miller-Plateau, er schaltet also hart.
Der Spulenstrom ändert dabei kaum seine Richtung. Unserer Meinung nach kann die Ladung für den zweiten Anstieg also nicht aus der Spule kommen. Wir wissen leider nicht wo das her kommt. Unser Verdacht ist, dass der High-Side-FET kurz wieder einschaltet. Das kann aber irgendwie nicht sein, da die Spannung dort bereits 0V beträgt.
Komisch: Wenn man unten zuerst anmacht, dann oben (also die andere Flanke: Low-Side aus → High-Side ein), tritt das Problem nicht auf. Es betrifft nur die Flanke High-Side aus → Low-Side ein.
Aufbau? Layout? parasitäre Leiterbahn-Induktivitäten?
Vermutung: Totzeit zu lange, aber wenn sie kürzer wird, schaltet der untere FET in die leitende obere Body-Diode, was die Protection auslöst.
Abhilfe: Totzeit dynamisch regeln, evtl. muss sie noch kürzer werden!
Der Strom muss elegant von Topside nach Lowside wechseln, ohne dass die Body-Dioden leitend werden.
Dazu evtl. die Gate-Rs erhöhen.
Vermutung: Totzeit zu lange, aber wenn sie kürzer wird, schaltet der
untere FET in die leitende obere Body-Diode, was die Protection auslöst.
Abhilfe: Totzeit dynamisch regeln, evtl. muss sie noch kürzer werden!
Die Induktivität hat einen positiven Strom. Das entläd die Switchnode. Dann müsste eigentlich die Body-Diode greifen. Aber dann steigt die Switchnode irgendwie magischerweise an. Ich kann nicht verstehen wieso?
Irgendwie scheint es so, als würde die High Side magischwerweise angehen, aber parasitic turnon kann ja irgendwie nicht sein, da die Switchnode bereits aus ist.
Der Strom muss elegant von Topside nach Lowside wechseln, ohne dass die
Body-Dioden leitend werden.
Dazu evtl. die Gate-Rs erhöhen.
Das coole der Topologie ist ja, dass zuerst die Bodydiode kommen sollte, die dann vom Gate überbrückt wird. D.h. man hat garkeinen Reverse-Recovery. (Obwohl der SiC ja mit Reverse Recovery und so echt gechillt ist).
Ich bin wirklich für jede Idee dankbar, und mache auch gerne die passednen Messungen wenn ihr Ideen habt.
Ich hatte mal was über einen parasitären Effekt gehört, der nur bei SiC- und/oder GaN- aber nicht bei Si-Mosfets auftritt. Der hat dazu geführt, dass beim normalen Ausschalten der Mosfet nochmal kurz leitfähig wurde.
Ich weiß aber leider nicht mehr, wie dieser Effekt heißt und was den verursacht. Es könnte also sein, dass eure Schaltung korrekt und der Mosfet das Problem ist.
Könnt ihr in der Schaltung andere SiC Mosfets ausprobieren?
Ich habe mal mit Chatty drüber geredet und der Sagt:
-Parasitic Miller Turnon
-Gate Loop inductance
Hab beides mal nachgelesen: Parasitic Miller Turnon kann es nicht sein, da die Spannung ja schon null ist. Wir machen ja Zero Voltage Switching (ZVS). Das gibt's eigentlich nur bei hartem.
Gate Loop inductrance: Könnte sein dass die Induktivität in der Source das irgendwie ansteigen lässt...
Ich kann mir einfach keinen Reim machen, wieso die Switchnode (SWN) nochmals ansteigt.
Ich kann leider nicht viel zur Lösung beitragen. Ich hatte nur mal vor Jahren von Messungen zur Untersuchung von solchen Problemen beim Abschaltverhalten von SiC- oder GaN-Mosfets gehört.
Vielleicht tritt das z.B. bei SiC Mosfets von Infineon nicht so stark auf. Deshalb die Idee, mal einen anderen Hersteller auszuprobieren.
Du hast sogar Fets mit Kelvin-Source-Anschluss aber nutzt ihn nicht. Die isolierten Treiber werden mit ihrem GND am Kelvin-Source-Anschluss angeschlossen. Der Leistungspfad darf nur über die beiden Source-Pins des Fets fließen. Aktuell hast du den Ansteuerpfad und den Leistungspfad schön gemischt.
Du hast sogar Fets mit Kelvin-Source-Anschluss aber nutzt ihn nicht. Die
isolierten Treiber werden mit ihrem GND am Kelvin-Source-Anschluss
angeschlossen. Der Leistungspfad darf nur über die beiden Source-Pins
des Fets fließen. Aktuell hast du den Ansteuerpfad und den Leistungspfad
schön gemischt.
wie machst du denn die Messung mit dem Oszilloskop, verwendest du für die Spannungsmessung jeweils einen Differenztastkopf und für die Strommessung eine Stromzange? Ich frage, weil man bei der Stromstärke ungewöhnliche Veränderungen sieht, wenn die anderen Signale starke Änderungen erfahren. Auch der Einbruch bei Ugs,ls sieht für mich ungewöhnlich aus. Wenn der Transistor wirklich hart schalten sollte, würde man hier ja ein normales Plateau erwarten und nicht einen Einbruch unter den vermeintlichen Threshold. Evtl. hast du da ein Massepotenzial für dein Oszilloskop gewählt, dass sich während der Messung stark verändert. Das wäre natürlich nur relevant, wenn du noch Tastköpfe angeschlossen hättest, die nicht differenziell oder galvanisch getrennt sind, weil die Masse deines Oszilloskops ansonsten ja sowieso nicht direkt mit der Schaltung verbunden ist. Da könnten dann natürlich noch Störungen von euren Netzgeräten und Lasten ins Spiel kommen, insofern es sich dabei nicht um Batterien handelt.
Es wäre außerdem noch zu klären, ob der Anstieg von Ugs,ls wirklich vom Gate-Treiber kommt oder eine Folge des Anstiegs von Uds ist. Das kann man ohne gleichzeitig die Steuersignale zu sehen, leider nur schwer sagen, obwohl es für mich eher nach gewolltem Einschalten aussieht, wenn ich mal den zeitlichen Verlauf der Signale in Relation anschaue.
Was mich noch verwundert ist, dass die Stromstärke erst nach der zweiten Spitze von Usw wirklich einen Abwärtstrend erkennen lässt. Der wäre ja eigentlich schon seit Usw < Udc/2 zu erwarten gewesen, nicht?
gate_driver.png
(6,4 KB)
schematic.png
(15 KB)
Oszi_beschriftet.png
(56 KB)
