Abend!
In einem anderen Thread habe ich von leichten Probleme bei einem
Netztei-Projekt in unserer Firma geschrieben.
Beitrag "Filter-C/Trafowicklung für 50Arms"
Die LP ist 8-lagig ausgeführt mit 35µm-Kupfer auf allen Lagen,
Prepreg/Kern sind 200µm dick, die LP hat eine Gesamtstärke von 1,6mm.
Aufgrund von Temperaturproblemen möchte der Projetleiter jetzt gerne auf
70µm Kupfer umstellen, aber das wird schwer umzusetzen.
-Die LP darf nicht dicker werden, da da Gehäuse inkl. aller
Befestigungen und Öffnung für Stecker LEDs und Co bereits vorhanden ist.
-Umstellung auf 6 Lagen wird wegen der Komplexität der Schaltung eher
fraglich (ausgangsseitig 50A, vile Anstuer- und Messsignale inkl. LVDS
etc.). Der Layouter von der anderen Abteilung meinte am Projekt-Anfang
"Dafür brauchen wir 10 Lagen".
-Das Prepreg darf auch nicht beliebig dünn werden, da es ansonsten beim
Verpressen eng werden kann.
FR4 hat ja eine Spannungsgfestigkeit von >30kV/mm (bei Stärken grösser
0,5mm).
Wir verwenden SIC-MOSFETs, geschalten werden bis zu 900Vdc bei einer
Flanke von unter 10nsec, das ganze läuft mit 100kHz.
Ich würde die Kerne dann in 150µm ausführen mit beidseitiger 70µm
Kupferauflage (wird von den Herstellern unter Toleranzangeabe der IPC ja
sowieso auf unter 60µm realsierit :( ).
Was ich mich jetzt noch frage, welche Spannungsflanke hält FR4 auf Dauer
aus?
Primärseitig haben wir noch etwas Luft beim Layout, zur Not könnten wir
zwischen den kritischen Potentialne jeweils 1 Kern und 1 Prepreg
setzten.
mfG Thomas
> 900V in 10ns, mit 100kHz.
Ja. Hut ab. das ist heftig. Ich wuerd's mal laufen lassen. Die
Spezifikationen sollten's koennen.
EMV Probleme habt ihr keine mehr ?
Abend!
Name H. schrieb:> EMV Probleme habt ihr keine mehr ?
Bei den ersten Messungen der Abstrahlung bzw. Funkstörspannung
(netzgebunden) sind wir mit einem halbwegs blauen Auge davon gekommen-
der Projektleiter hatte viel schlimmeres befürchtet.
Hier und da ein kleiner Snubber-Kondensator noch draufgelötet und die
Grenzwerte wurden eingehalten.
Vom Vorteil ist einerseits das Metallgehäuse und andererseits, dass das
Netzteil als Bestandteil eines Frequenzumrichters eingestuft ist und
somit relativ hohe Grenzwerte (aus der EN 61800-3) zur Anwendung kommen.
PS:
Es sind "nur" 800V in 33nsec.
mfG Thomas
der_tom schrieb:> IPC
könnte ja IPC Class 3 machen dann bekommt ihr auch die 70µ.
Das Problem mit FR4 ist das dort auch gerne mal Fehlstellen gibt, keine
Platine ist perfekt. Wenn man mit hohem Ausschuss und Burnin leben kann,
kann man schon stark an die Grenze gehen, was das Material so leistet.
Gerade Lunker oder auch thermische Belastung helfen nicht gerade dabei.
Normalerweise würde man sagen mit derating 10V/µm das ist aber auch
recht sportlich und dann auch noch bei AC spannend.
Man kann schon so was sehr optimistisch betreiben dann muss man sich
aber gut auf die Platinen verlassen können.
>Primärseitig haben wir noch etwas Luft beim Layout, zur Not könnten wir>zwischen den kritischen Potentialne jeweils 1 Kern und 1 Prepreg>setzten.
Parallel gefragt:
Gegen welche Norm entwickelt Ihr und was sind die geforderten Luft- und
Kriechstrecken bzw. Anforderungen an die Isolation?
Abend!
Jörg Hinz schrieb:> könnte ja IPC Class 3 machen dann bekommt ihr auch die 70µ.
Müsste mal mit dem Einkauf reden, ob das von unserer Seite überhaupt
gemacht wird und was die Nachteile wären (Preis, Lieferzeiten, Auswahl
des Herstellers..).
Wobei die 55µm einer 70µm Kupferkaschierung wesentlich besser wären wie
die aktuellen 27µm (bei Erstmuster vom Hersteller gemessen) der 35µm
Kaschierung.
Marcus H. schrieb:> Parallel gefragt:> Gegen welche Norm entwickelt Ihr und was sind die geforderten Luft- und> Kriechstrecken bzw. Anforderungen an die Isolation?
Wir machen die Entwicklung nach der EN 61800-5, gefordert sind hier 8mm
Luft/Kriechstrecken zwischen Zwischenkreis und 24V Kreisen.
Wobei die Abstände nur Platzprobleme bereiten.
Die Frage ist halt nur, wie dünn man die Kerne bzw. Prepreg machen kann,
um bei Spannungen von 1000V in Kombination von schnellschaltenden
SiC-Schaltern keine Probleme zu erhalten.
Die Frage ist halt, ob ein 150µ-Kern die Anforderungen erfüllen kann.
Bei Prepregs-Schichten fordern wir mindestens 2 Einzellagen, um den
Auswirkungen von Fehlstellen entgegen zuwirken.
mfG Thomas
der_tom schrieb:
...
> Marcus H. schrieb:>> Parallel gefragt:>> Gegen welche Norm entwickelt Ihr und was sind die geforderten Luft- und>> Kriechstrecken bzw. Anforderungen an die Isolation?>> Wir machen die Entwicklung nach der EN 61800-5, gefordert sind hier 8mm> Luft/Kriechstrecken zwischen Zwischenkreis und 24V Kreisen.>> Wobei die Abstände nur Platzprobleme bereiten.> Die Frage ist halt nur, wie dünn man die Kerne bzw. Prepreg machen kann,> um bei Spannungen von 1000V in Kombination von schnellschaltenden> SiC-Schaltern keine Probleme zu erhalten.>> Die Frage ist halt, ob ein 150µ-Kern die Anforderungen erfüllen kann.
Ist das wirklich schon ein Kern oder noch ein Prepreg?
> Bei Prepregs-Schichten fordern wir mindestens 2 Einzellagen, um den> Auswirkungen von Fehlstellen entgegen zuwirken.
Meiner Erfahrung nach gibt es bei Leiterbahnen die durch einen Kern
getrennt sind keine Diskussion mit der Zulassungsstelle.
Wenn Ihr und Euer Einkauf Euch dauerhaft auf einen PCB-Lieferanten und
bei diesem auf ein bestimmtes Produkt festlegen könnt, dann wäre das
Datenblatt dieses Produkts die Messlatte.
Falls Ihr aber flexibel bleiben wollt/müsst, würde ich vom Design her
davon ausgehen, dass alles was keinen Kern darstellt, nur über die
Luft-und Kriechstrecke isoliert.
Euer Teil scheint ja schon recht spannend zu sein. Ich selber habe grade
das Layout einer Spannungsversorgung neu machen müssen, weil die
Einsatzhöhe und ein paar Bauteilegrößen angepasst wurden. Schlagartig
kollabiert das ganze Isolationskonzept und man fängt von vorne an.
Bei einem automotive Projekt habe ich vor vielen Jahren im Rahmen der
Zulassung auch erlebt, dass eine LP von 6 Lagen nach 12 Lagen aufgebohrt
wurde, nur um die Anforderungen einzuhalten. Will sagen - Willkommen im
Club...
der_tom schrieb: > Die Frage ist halt, ob ein
150µ-Kern die Anforderungen erfüllen kann. > > Bei
Prepregs-Schichten fordern wir mindestens 2 Einzellagen, um den >
Auswirkungen von Fehlstellen entgegen zuwirken.
Solche Dinge wie viel Perpergs man dann wirklich braucht kommt auf das
Layout an da kann es sein das der Hersteller mehr oder weniger nehmen
muss, die Prepergs gibt es auch mit unterschiedlichen Harz Anteilen
diese Wählt der Hersteller dann je nach Layout und Kaschierung aus. Am
besten einfach mal beim Hersteller Anrufen und besprechen was Sie vom
Prozess garnieren könnten.
Ich kann Marcus H. nur bestätigen ein nicht kleiner Anteil von Zeit
benötigt man für Lagenaufbau und Definition von Netzklassen für das
Layout.
Sol das Netzteil eine Einzelanfertigung sein oder in Massen produziert
werden. Wenn Ihr 5V/µm macht, solltet Ihr auf der sicheren Seite sein,
z. B. die ESA schreibt 1V/µm max in Z-Achse vor. Aber rechnet auch mal
an den Stellen mit AC potential die Verluste im Dielektrikum aus.
der_tom schrieb: > Die Frage ist halt, ob ein
150µ-Kern die Anforderungen erfüllen kann.
Das ist eben schwer zu sagen je nach dem, welche Spezifikationen Ihr
einhalten müsst und wie die Zuverlässigkeit sein muss. Wenn z.B. die
Umgeungsfeute schwankt ist das auch negativ da sich das Harz Wasser
zeiht und die Isolation verringert. Eventuell auch mal in die UL
Standart schauen ich erinnere mich an so was wie 0,4mm für Netzspannung
bei singel Isolation, die gehen aber davon aus das es Lunker haben kann.
Wir legen auch nach IEC 61800-5-1 aus und nehmen normalerweise die
Norm-Stoßspannung als Maß für Isolierung. Bei Betriebsisolierung wäre
das vermutlich 4 kV, bei verstärkter Isolierung 6 oder 8 kV. Rechnen
allerdings nicht mit 30 kV/mm, sondern vorsichtig mit 20 kV/mm. Das
wären dann bei 4kV 200µm. Und auf jeden Fall auch die TE-Festigkeit
prüfen.
IPC Klasse 3 ist schon das richtige Stichwort. Dabei wird die Platine
mit höheren Anforderungen, was Fehlstellen und Kupferauflage heißt,
gefertigt. Natürlich kostet das mehr als die Standardplatine.
Normalerweise nutzt man das bei Lebenserhaltenden Systemen und dem
Militär (eben Platinen, die nicht ausfallen dürfen). Damit gehen aber
noch andere Dinge einher: Leiterzugreparatur auf Innenlagen z.B. ist
nicht Erlaubt in Klasse 3. Normal bekommst du in Europa nach Klasse 2
gefertigte Platinen, wenn du nichts anderes Spezifizierst, Klasse 1 wird
keiner machen (Wenn du es verlangst wird man Klasse 2 einfach
herunterstufen, preisneutral -> sinnlos)
zu den Kupferkaschierungen: die 70µm werden so als Laminat oder Folie
bei einem LP-Basismaterialhersteller (ISola, z.B.) geordert. Aufgrund
des hohen Preises von Kupfer wird dieses Material natürlich, im
Interesse der BM Herstellers, immer an der unteren Toleranzgrenze von
+/- 10% ausgeliefert, d.h. es kommt mit 63-64µm beim LP Lieferanten an.
Durch notwendige Reinigsungsschritte während der Fertigung werden hier
nochmals auf Innenlagen ca. 5µm entfernt. Das führt dann zu 58-60µm
Kupferauflage beim Verpressen.
Auf Außenlagen geht das Spiel anders: zwar haben wir hier mit 18µm
nominal nur 16µm tatsächlich zu Beginn der Fertigung, welche durch
Reinigung auch hier auf ca. 12µm abfallen aber durch die
Durchkontaktierung, welche in der Lochwandung 20µm mindestens sein muss
(IPC Klasse 2) haben wir hier auf Außenlagen einen Tatsächlichen Auftrag
von mindestens 30µm wobei die Toleranz +100% beträgt, das bedeutet,
normalerweise bekommt man, wenn man 35µm auf Außenlagen bestellt eher
50-60µm geliefert.
Christian B. schrieb:> das bedeutet,> normalerweise bekommt man, wenn man 35µm auf Außenlagen bestellt eher> 50-60µm geliefert.
Interessant; kennst du zufällig eine Möglichkeit das nachzumessen? Würde
ich z.B. bei meinen JLPCB Platinen prüfen wollen.
Oder macht einem der Lötstopplack einen Strich durch die Rechnung wenn
man versucht die Höhe der kupferlose Stellen, mit den Leiterbahnen zu
vergleichen?
Alex G. schrieb:> Interessant; kennst du zufällig eine Möglichkeit das nachzumessen? Würde> ich z.B. bei meinen JLPCB Platinen prüfen wollen.> Oder macht einem der Lötstopplack einen Strich durch die Rechnung wenn> man versucht die Höhe der kupferlose Stellen, mit den Leiterbahnen zu> vergleichen?
Das geht nur über einen definiert angefertigten Schliff der Platine und
Optisch. Ich kenne zumindest nur diese Möglichkeit. Vielleicht geht es
auch mit einer Mikrometerschraube, aber, wie du schon schriebst, hängt
da der Lötstopplack und Bestückungsdruck noch drauf welcher recht
undefiniert ist (er liegt im Bereich von 5 .. 25µm so circa pro Druck,
wobei Bestückungsdruck meißt Siebdruck ist und damit eher Dicker).
Christian B. schrieb:> Alex G. schrieb:>> Interessant; kennst du zufällig eine Möglichkeit das nachzumessen?
...
> Das geht nur über einen definiert angefertigten Schliff der Platine und> Optisch. Ich kenne zumindest nur diese Möglichkeit.
...
Das Stichwort lautet "Schliffbild". Das wird bevorzugt dann angefertigt
und unter dem Mikroskop begutachtet, wenn der LP-Lieferant unerklärliche
Fehler produziert.
Marcus H. schrieb:> Christian B. schrieb:>> Alex G. schrieb:>>> Interessant; kennst du zufällig eine Möglichkeit das nachzumessen?> ...>> Das geht nur über einen definiert angefertigten Schliff der Platine und>> Optisch. Ich kenne zumindest nur diese Möglichkeit.> ...>> Das Stichwort lautet "Schliffbild". Das wird bevorzugt dann angefertigt> und unter dem Mikroskop begutachtet, wenn der LP-Lieferant unerklärliche> Fehler produziert.
Je nach Anwendung wird das auch bei jeder Platine gemacht, teilweise
macht das sogar der Hersteller und schickt die Schliffbilder mit, aber
das macht, dann meist das Unternehmen selbst nochmal um zu Prüfen das
alles stimmt, da traut man dem Hersteller ja nur selten ;). Gerade auch
bei HF Platinen sehr üblich Schliffbilder zu machen.
der_tom schrieb:> Wobei die 55µm einer 70µm Kupferkaschierung wesentlich besser wären wie> die aktuellen 27µm (bei Erstmuster vom Hersteller gemessen) der 35µm> Kaschierung.
Ja 35µm scheinen mir auch ein wenig gering für die Anforderung.
Und nicht vergessen eure Schaltung arbeitet jetzt nicht bei 1Mhz hat
aber steile Flanken. Bei solchen Frequenzen spielt die Eindringtiefe des
Stromes eine immer wichtigere Rolle, bei 1Mhz bringt der Sprung von 70µ
auf 105µ nicht mehr so viel. Bei solchen Schaltungen macht man mit gutem
Layout viel mehr, Optimierung von Streuinduktivitäten, Stromdichten und
vieles mehr.
Wenn es möglich ist kannst du ja mal einen Stackup Posten und
einzeichnen was die Potentiale sind zu den einzelnen Lagen AC und DC
dann kann man etwas besser nachvolziehen.
Abend!
Jörg Hinz schrieb:> Wenn es möglich ist kannst du ja mal einen Stackup Posten und> einzeichnen was die Potentiale sind zu den einzelnen Lagen AC und DC> dann kann man etwas besser nachvolziehen.
Den Lagenaufbau habe ich mal angehängt. Ist allerdings ohne die
Potentiale, das muss ich mir morgen noch notieren.
Zur Kupferstärke der Aussenlage hätte ich mir in der Firma folgendes
erfragt:
Unsere Angabe in den eCAD Unterlagen "final 35u"
-> es wird mit 9 bzw. 12µm Basiskupfer begonnen und auf (knapp unter)
35µm aufgekupfert.
Unsere Angabe in den eCAD Unterlagen "final >= 35u", alternativ "final
43u"
-> es wird mit 18µm Basiskupfer begonnen und auf ca. 45µm aufgekupfert.
Unsere Angabe in den eCAD Unterlagen "final >= 50u", alternativ "final
55u"
-> es wird mit 35µm Basiskupfer begonnen und auf ca. 45µm aufgekupfert.
Wegen der Isolationsfestigkeit vielleicht nochmals zur Festlegung:
Es geht hier nicht um die Trennung von Zwischenkreis zu 24V, sondern nur
innerhalb von Zwischenkreis-Potenialen, von daher wird für normative
Tests keine Prüf-Stossspannung von 4 (oder was auch immer) kV angelegt
(höchstens zur Qualifizierung/Beurteilung der Isolations).
Marcus H. schrieb:>> Die Frage ist halt, ob ein 150µ-Kern die Anforderungen erfüllen kann.>> Ist das wirklich schon ein Kern oder noch ein Prepreg?
Ja, wenn wirklich nur eine Trennschicht die Isolierung übernehmen
müsste, würde ich das mit einem Kern machen.
mfG Thomas
der_tom schrieb:> Unsere Angabe in den eCAD Unterlagen "final 35u"> -> es wird mit 9 bzw. 12µm Basiskupfer begonnen und auf (knapp unter)> 35µm aufgekupfert.
Wird schwierig. (Ebenso die anderen Paare)
wenn man mit 9 beginnt, bedeutet das, daß vor der Galvanik noch
mindestens 5µm Grund Kupfer vorhanden sind. Wenn man das vollflächig
aufkupfert und nicht sequentiell, kommt man auf +30µm mindestens, das
könnte hinhauen, bei 12µm Folie wird man aber eher bei ca. 40µm landen.
der_tom schrieb:> Unsere Angabe in den eCAD Unterlagen "final >= 35u", alternativ "final> 43u"> -> es wird mit 18µm Basiskupfer begonnen und auf ca. 45µm aufgekupfert.
das kommt, bei vollflächiger Aufkupferung, hin.
der_tom schrieb:> Unsere Angabe in den eCAD Unterlagen "final >= 50u", alternativ "final> 55u"> -> es wird mit 35µm Basiskupfer begonnen und auf ca. 45µm aufgekupfert
Das wird nicht funktionieren. das würde im Umkehrschluss heißen, man
bringt nur ca. 18µm Kupfer auf. Das wird nicht für 20µm in der Hülse
reichen.
Zu beachten ist dabei folgendes:
Es gibt grundsätzlich 2 Verfahren der Verkupferung:
1.: man nimmt den verpressten, gebohrten (Multilayer-) Rohling und
bringt dann galvanisch mind. 30µm (auf Außenlagen) auf. anschließend
wird das Leiterbild dann als Resist aufgebracht und der Rest weggeätzt.
2.: man nimmt den verpressten, gebohrten (Multilayer-) Rohling und
bringt dann zuerst das negativ des Leiterbildes als Fotolack auf. Dann
wird sequentiell verkupfert, anschließend kommt ein Zinnresist drauf,
der Lack wird entfernt und das überall vorhandene Basiskupfer wird
weggeätzt, anschließend das Zinn entfernt und es geht weiter in der
Fertigung.
bei 1. habe ich den Vorteil, daß ich weniger Arbeitsschritte habe und
die Lage gleichmäßig in der Kupferverteilung ist. Den Vorteil erkaufe
ich mir aber dadurch, daß ich in der Galvanik viel mehr Kupfer benötige
welches ich dann auch wieder entfernen muss und man hat dickere
Kupferschichten zum Ätzen, was sich negativ auf das fertigbare
Line-Space auswirkt.
beim 2. Verfahren habe ich zwar 2 Arbeitsschritte mehr (galvanisch zinn
aufbringen und chemisch wieder entfernen) und ich habe eine
ungleichmäßige Kupferverteilung auf den Außenlagen (große Flächen
bekommen mehr Kupfer als schmale Leiterzüge, Dickentoleranzen von bis zu
100% sind möglich! (Das ist auch der Grund, weshalb man
impedanzkontrollierte Leitungen auf Außenlagen möglichst vermeiden
sollte)) Außerdem bin ich in der maximal möglichen Schichtdicke in der
Galvanik begrenzt (weil ab einer gewissen Menge das Kupfer über den
Resist wächst und dieser dann nicht mehr vollständig entfernt werden
kann) aber ich habe bei weitem weniger Kupfer im Umlauf und ich kann ein
besseres Line-Space anbieten, da hierbei nur das Grundkupfer geätzt
werden muss. (es geht also schneller -> ist günstiger)
Beide Verfahren haben also ihre Berechtigung: das erstere dauert länger
und hat Begrenzungen in der möglichen Auflösung, während das zweite an
der unterschiedlichen Schichtdicke krankt. (Das ist allerdings
tatsächlich nur ein Problem, wenn man schmale Leiterzüge direkt neben /
in größeren Kupferflächen entlang führt)
Womit der Hersteller arbeitet kann man erkennen, indem man sich die
Line/Space Vorgaben ansieht. Sind die für 35µm in den Innenlagen gleich
den Außenlagen kann man von ersterem Verfahren ausgehen, sind sie auf
den Außenlagen feiner ist das zweite Verfahren in Anwendung.
Allerdings können die Hersteller des 2. Verfahrens das erste dennoch auf
Anfrage fertigen, andersherum geht das nicht, da die Zinngalvanik dann
fehlt.
Christian B. schrieb:> 2.: man nimmt den verpressten, gebohrten (Multilayer-) Rohling und> bringt dann zuerst das negativ des Leiterbildes als Fotolack auf. Dann> wird sequentiell verkupfert, anschließend kommt ein Zinnresist drauf,> der Lack wird entfernt und das überall vorhandene Basiskupfer wird> weggeätzt, anschließend das Zinn entfernt und es geht weiter in der> Fertigung.
Auch nach dem dritten Lesen ist mir die Vorgehensweise nur teilweise
klar. Ich verstehe den Prozess so, dass nur dort verkupfert wird, wo
kein Fotolack ist. Woher kommt dann das "überall vorhandene
Basiskupfer"?
Ansonsten vielen Dank für die Ausführungen! Man lernt in diesem Fach
doch nie aus.
nun, das ist relativ einfach: Die Platine wird so gefertigt, daß außen
beidseitig je eine vollflächige Kupferfolie ist mit z.B. 18µm Dicke.
Diese Platine wird dann durchbohrt und chemisch so behandelt, daß das
Epoxydharz Leitfähig wird. Anschließend wird Fotolack auflaminiert und
Strukturiert, das ganze so, daß nur dort noch Lack ist, wo später kein
Kupfer sein soll. Danach geht es in die Galvanik, wo sich nur in den
blanken Kupferstellen weiteres Kupfer anlagern kann. Am Ende des
Prozesses wird eine dünne Schicht Zinn galvanisch auf das bereits
abgeschiedene Kupfer aufgebracht. Schließlich wird der Fotoresist
entfernt und das Kupfer, was darunter liegt und vor der Galvanik
geschützt war (und somit immer noch nur den Startwert in der Dicke hat)
weggeätzt. Dabei wirkt das Galvanisch aufgebrachte Zinn als Ätzresist
fürs galvanisch abgeschiedene Kupfer.
Als letztes muss das Zinn noch entfernt (gestrippt) werden, da es als
Leiterplattenoberfläche nichts taugt, es ist nur sehr schlecht zu Löten.
Danach kommt dann die Lötstoppmaske auf die Platine, ggf. Bestückungs-
und andere Sonderdrucke und danach geht's ins 2. NC, wo die
Platinennutzen vereinzelt (geritzt, gefräst) werden sowie ndk Löcher,
die zur Kontur passen müssen bzw zu Groß fürs 1. nc vor der Galvanik
sind ebenfalls gefräst / gebohrt.
Ich hoffe, ich habe alle Unklarheiten beseitigt
Achso, etwas hab ich vergessen: Um galvanisch Kupfer abscheiden zu
können muss Strom durch die Platine und das Galvanikbad fließen können.
Deshalb kann man das Leiterbild nicht vor der Galvanik strukturieren, da
man sonst alle Leiterzüge einzeln mit dem Nutzenrand verbinden müsste
(wo die Platine dann an den Strom angeschlossen wird). So ist alles
durch das Grund-Kupfer miteinander verbunden.
Beta Layout hat so einen niedlichen Service, bei dem man während der
Fertigung Scans der Leiterplatte zugesandt bekommt.
Zusammen mit den Gerber Files ist das eine sehr praktische Sache, falls
es mal zu Problemen mit den Baugruppen kommt.
Im Anhang ein paar Bilder, passend zu Christians Beschreibung.
Auftragsdaten:
Watch"ur"PCB
Artikelnummer: PCBPOOL02
Beschreibung: PCB-POOL doppelseitig inklusive E-Test
Einzelleiterplatte ohne Nutzen
Gesamtanzahl Leiterplatten: 6
Einzelleiterplatte Länge: 25 mm
Einzelleiterplatte Breite: 20 mm
Dateiname: xxx_prod.brd
Dateiformat: EAGLE
Lieferzeit: 6 Arbeitstage (AT)
Verarbeitung: Einzelne Leiterplatten fräsen
Basismaterial: FR4, 35 µm Cu, 1,6 mm
Stopplack: ja
Bestückungsdruck: nein
Oberfläche: chem. Nickel/Gold (ENIG)
Min. Leiterbahnstärke / -abstand: >= 0.150 mm (6 mil)
Min. Bohrenddurchmesser: >= 0.3 mm (12 mil)
Kantenmetallisierung: Nein
E-Test: inklusive
Free Stencil: ja, SMD TOP-Seite
Max G. schrieb:> Ah, jetzt wird es klar
Noch ein Hinweis: wenn es auf die genaue Kupferdicke ankommt, muss man
Innenlagen nehmen, auf den beiden Aussenlagen kann die kaum eingehalten
werden oder es wird ein speziell überwachter Prozess verwendet, was
teuer werden kann. Die Dicke der Innenlagen ist dagegen genauer,
allerdings haben die auch Toleranzen, die im Datenblatt des
Core-Herstellers und in Normen stehen. Nötigenfalls gibt es auch
Basismaterial mit eingeschränkten Toleranzen, oder der Hersteller misst
nach - die Dicke wird ja durch die Fertigung nicht verändert (naja,
vielleicht geringfügig durch Bürsten).
Georg
Hallo!
Christian B. schrieb:>> -> es wird mit 35µm Basiskupfer begonnen und auf ca. 45µm aufgekupfert>> Das wird nicht funktionieren. das würde im Umkehrschluss heißen, man> bringt nur ca. 18µm Kupfer auf. Das wird nicht für 20µm in der Hülse> reichen.
Blöder Copy&Paste Fehler, sollte natürlich heissen "auf ca. 55um
aufgekupfert"."
Ich habe mir in der Firma mal zwei Schliffbildergebnisse notiert:
LP 1 mit Anforderung "final >55u"
-> Basiskupfer ist 31µm, Endkupfer ist 62µm, Kupfer in Hülse ist 31µm.
LP 2 mit Anforderung "final >35u"
-> Basiskupfer ist 14µm, Endkupfer ist 46µm, Kupfer in Hülse ist 29µm.
mfG Thomas
der_tom schrieb:> LP 1 mit Anforderung "final >55u"> -> Basiskupfer ist 31µm, Endkupfer ist 62µm, Kupfer in Hülse ist 31µm.>> LP 2 mit Anforderung "final >35u"> -> Basiskupfer ist 14µm, Endkupfer ist 46µm, Kupfer in Hülse ist 29µm.
Das ist interessant, normalerweise geht man davon aus, daß auf der
Platinenoberfläche das Kupfer schneller wächst als in den Löchern.
Auch sind die Schichtdicken von 30µm nicht unbedingt Standard. Kannst du
näheres zu den Platinen schreiben? Sind das Standardplatinen oder wurde
hier eine besondere Fertigung vereinbart?
georg schrieb:> Noch ein Hinweis: wenn es auf die genaue Kupferdicke ankommt, muss man> Innenlagen nehmen, auf den beiden Aussenlagen kann die kaum eingehalten> werden oder es wird ein speziell überwachter Prozess verwendet, was> teuer werden kann.
Wie ich oben schon ausführte, kann man die Platine auch komplett
aufkupfern, was eine sehr gleichmäßige und gut berechenbare Schichtdicke
ergibt. Anschließend muss das komplette Kupfer weggeätzt werden, mit den
o.g. Vor- und Nachteilen.
georg schrieb:> Die Dicke der Innenlagen ist dagegen genauer,> allerdings haben die auch Toleranzen, die im Datenblatt des> Core-Herstellers und in Normen stehen.
Auch hier hat der LP Fertiger natürlich die Möglichkeit, nicht
ausreichendes Basiskupfer vor der Innenlagen Strukturierung nochmals
galvanisch zu verstärken um auf einen Zielwert zu kommen. Das kann auch
sehr genau (ich würde schon sagen, auf den µm genau) passieren, ist
allerdings zusätzlicher Aufwand, welcher vereinbart und bezahlt werden
muss.
Sehr schnelle Signale wiederum will man auch nicht unbedingt in den
Innenlagen haben, denn: Damit das Prepreg zu einem stabilen Multilayer
verschmelzen kann, muss es sich natürlich mechanisch festhalten können.
Das geht am blanken Kupfer jedoch nicht, weshalb die Oberfläche des
Leiterbildes der Innenlagen nach dem Strukturieren mikroskopisch
angeraut wird. Das geschieht chemisch durch den sogenannten
Braunoxidadionsprozess. An derartig aufgerautem Kupfer kann sich das
Epoxydharz mechanisch "festkrallen" wodurch ein Stabiles Konstrukt
entsteht. Bei sehr schnellen Signalen jedoch kommt immer mehr der
Skineffekt zum tragen, wobei der Strom nur noch an der Oberfläche
entlangfließt und immer weniger in den Leiter eindringt. die sehr raue
Oberfläche stellt hierbei einen höheren Widerstand dar als z.B. das
Kupfer auf den Außenlagen ihn bietet (Aufgrund des Skineffektes ist hier
die Leiterzugdicke auch relativ egal). Wenn ich sehr schnelle Signale
meine, so reden wir hier von Signalen im oberen zweistelligen GHz
Bereich und darüber hinaus. Für normales Differential pair routing von
Bildsignalen oder Speicheranbindungen ist das jedoch nicht relevant. Ich
schreibe das nur, damit man sieht, daß ein Vorteil in einem anderen
Anwendungsfall ein Nachteil sein kann.
Abend!
Ein kurzes Update:
Das ganze ist wie am Anfang geschrieben Teil eines Netzteil-Projekts,
welches später in der Industrie eingesetzt wird (also ca. 0-60°C
Umgebungstemperatur bei bis zu 85% Luftfeuchte).
Von den Stückzahlen kann ich nichts genaues sagen, aber eine Handvoll
Tausend im Jahr solles es schon sein (dauert natürlich noch ein paar
Jahre für den Hochlauf).
Ich bin zwischenzeitlich noch bei einer Testleiterplatte fündig
geworden, die ziemlich genau unseren Anforderungen entspricht:
8-Lager mit 70µm Kupfer innen, Kerndicke 200µm und Prepregstärke 120µm
(die Muster wurden hier vom selben Hersteller geliefert wie unser
Prototyp). Fraglich ist noch , ob wir bei diesem Aufbau die
LVDS-Leitungen hinbekommen (100 Ohm differentiell, notwendige
Leiterbahnbreite/abstand muss ich mir von den Layout-Kolelgen noch
berechnen lassen).
Christian B. schrieb:>> LP 1 mit Anforderung "final >55u">> -> Basiskupfer ist 31µm, Endkupfer ist 62µm, Kupfer in Hülse ist 31µm.>>>> LP 2 mit Anforderung "final >35u">> -> Basiskupfer ist 14µm, Endkupfer ist 46µm, Kupfer in Hülse ist 29µm.>> Das ist interessant, normalerweise geht man davon aus, daß auf der> Platinenoberfläche das Kupfer schneller wächst als in den Löchern.> Auch sind die Schichtdicken von 30µm nicht unbedingt Standard. Kannst du> näheres zu den Platinen schreiben? Sind das Standardplatinen oder wurde> hier eine besondere Fertigung vereinbart?
Sollte in Standardfertigung abgelaufen sein, wir haben nichts spezielles
gefordert. Kann aber auch sein, dass der Hersteller einfach an einer
besonders gut gelungenen Stelle gemessen hat (den Schliffbild-Ort sucht
er sich selbst aus).
Ich habe auch eine Anfrage beim Hersteller gemacht wegen Vorschlägen zur
Kernstäreke wegen der Spannungsanforderunge. Der hat einfach mit den
40kV/mm gerechnet und für die 1000V eine Dicke von 20µm ermittelt. Diese
Empfehlung werde ich nicht umsetzen.
mfG Thomas
